シノプシス、USB 3.0を組み込んだデザインの検証を支援するDesignWare Protocol Analyzerを発表
2010年1月13日 カリフォルニア州マウンテンビュー発 - 半導体設計ツールの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、DesignWare USB 3.0 Protocol Analyzerを発表した。DesignWare USB 3.0 Protocol Analyzerは、Hi-Speed USB 2.0と比べて10倍の転送速度を実現する最新USBインターフェイス仕様であるSuperSpeed USB 3.0のデザイン検証のためのグラフィカル・デバッガである。DesignWare USB 3.0 Protocol Analyzerが提供するプロトコル・トラフィックのグラフィカル表示機能により、SoCに搭載されたSuperSpeed USB 3.0やHi-Speed USB 2.0の検証が容易になる。設計者は、デザインで発生する想定外のトラフィック・パターンを迅速に発見し、そのパケット情報の詳細を表示するビューに切り替えることによって、その原因を特定できる。
DesignWare USB 3.0 Protocol Analyzerは、DesignWare USB 3.0検証用IPとともに提供される。シミュレーションの実行時に、DesignWare USB 3.0検証用IPトランザクタがプロトコル・トラフィックを生成し、DesignWare USB 3.0 Protocol Analyzerは、そのプロトコル・トラフィックを、トランザクションごとに色分けされたサマリー・ビューと、個々のパケットとその中身を示す詳細なシンボル・ビューで表示する。設計者は、トラフィック・タイプを簡単に識別し、2つのビューを参照できるため、迅速なデバッグを実行できる。DesignWare USB 3.0検証用IPは、業界に広く浸透しているVMM for SystemVerilogで定義されているテストベンチや制約条件付きランダム検証メソドロジをサポートしている。
リアルテック社 上級副社長 Jessy Chen氏は次のように語っている。「DesignWare Protocol Analyzerにより、プロトコル動作を確認し、プロトコル・エラーや遅延などの問題をより簡単により早くデバッグできるようになりました。SuperSpeed USB 3.0を組み込んだ製品を開発し提供していくためには、開発者がプロトコル動作の検証を迅速に実行できる適切なツールの存在が欠かせません」
シノプシス ソリューション・グループ マーケティング担当副社長のJohn Koeterは次のように述べている。「SoCに搭載される業界標準インターフェイスの数や複雑度は増加の一途であり、検証エンジニアは抱えきれないほどの困難な課題に直面しています。シノプシスは、DesignWare Protocol Analyzerによる検証支援を通じて、リアルテック様やUSB 3.0ソリューションをいち早く市場に提供したいと思っている企業各社様が、その革新的な製品をより早く、より低リスクで市場に投入できるようお手伝いしてまいります」
出荷時期
DesignWare USB 3.0 Protocol AnalyzerとDesignWare USB 3.0検証用IPは、VCSを使用されているお客様向けに限定して提供中である。詳細情報はhttp://www.synopsys.com/usb3より入手可能。
DesignWare IPについて
シノプシスは、システムオンチップ向けの高品質かつシリコン実証済みのインターフェイスIPならびにアナログIPのリーディング・プロバイダである。シノプシスの多岐に渡るインターフェイスIP群は、デジタル・コントローラIP/PHY/検証用IPからなる完全なIPソリューションとして提供されており、USB/PCI Express/DDR/SATA/HDMI/ MIPI/Ethernetなど業界で広く採用されているプロトコルを実装するための各種IPを提供している。またアナログIPファミリーも、アナログ・デジタル・コンバータ/デジタル・アナログ・コンバータ/オーディオ・コーデック/ビデオ・アナログ・フロンロエンド/タッチスクリーン・コントローラなど、多岐に渡る。
さらにシノプシスは、シリコン完成前の段階でソフトウェア開発を開始するために必要となるバーチャル・プラットフォームを作成するためのSystemCベースのトランザクション・レベル・モデル群も提供している。
DesignWare IPは、信頼性の高い開発手法、品質確保のための巨額の投資の所産であるだけでなく、包括的な技術サポートとともに提供されているため、設計者は、IPのSoCへの統合リスクを最小化し、最終製品の市場投入までにかかる期間を短縮することができる。詳細情報はhttp://www.synopsys.com/designwareより入手可能。 DesignWare IPコミュニティーへのご参加はこちらから。http://twitter.com/designware_ip