ニュースリリース - 2019年9月26日

ニュースリリース - 2019年9月26日

シノプシスとTSMC社、次世代のHPCならびにモバイルSoCの実現に向け設計ソリューションの5nmプロセス・テクノロジ認証で協業

5nmプロセスの高性能/超低消費電力のメリット活用していくため、設計/検証ツールをエンハンス

 

概要

  • シノプシス・ツールが、最新バージョンのN5/N5PのDRM(Design Rule Manual)およびSPICEモデルで認証を取得

  • モバイル・デバイスで要求される超低消費電力に対応したパワー最適化テクノロジを提供

  • タイミング解析ならびにRC抽出に関する認証を得たインプリメンテーション-サインオフ相関性により、設計期間を短縮

  • 早期適用企業各社向けにN6プロセス認証も取得

 

2019年9月26日 カリフォルニア州マウンテンビュー発 - シノプシス(Synopsys, Inc.、Nasdaq上場コード:SNPS)は本日、シノプシスのデジタルならびにカスタム設計プラットフォームが提供する多数の革新的新機能が、高性能コンピューティング(HPC)やモバイル向けSoCの実現に不可欠のテクノロジとなるTSMC社の最先端5nmプロセス・テクノロジで認証を取得したことを発表した。シノプシスの設計ツール群は、HPCならびにモバイルSoC設計フローの認証に加え、TSMC社が業界をリードするN5PならびにN6プロセス・テクノロジの認証を取得した。これにより、お客様各社は、早い段階でこうしたプロセスを用いた設計を開始することが可能となった。

 

TSMC社 デザイン・インフラストラクチャ・マネージメント シニア・ディレクター Suk Lee氏は次のように語っている。「当社とシノプシス社の緊密な協業により、設計フローの技術基盤を確かなものとなります。これによりお客様各社は、ますます複雑化するHPCやモバイル向けデザインの要件に対応することが可能となり、当社の5nmプロセスを活用した革新的なシリコン・チップを実現することができます。当社は、エコシステムを通じた協業により、最先端技術を推し進め、最先端5nmプロセスでのHPCならびにモバイルSoC設計ソリューションをご提供しています」

 

HPCならびにモバイルSoC設計フローを構成する各種ツールのエンハンスメントにより、設計者は、TSMC社の最先端5nmプロセスで可能となるロジック密度、性能、低消費電力を最大限活用できるようになる。シノプシスの論理合成ツール Design Compiler® Graphicalと配置配線ツール IC CompilerTMⅡが提供するフロアプランニング/配置に始まる各種新機能は、配線スペーシング、アバットメント、バウンダリ・セル挿入などの新しい5nm配置ルールに対応している。モバイル・デバイスで要求される超低消費電力を達成するためには、各種のロー・リーケージ・セルを多用していく必要がある。IC CompilerⅡには、高度に複雑なロー・リーケージ・セル配置のリーガライズに対応できるよう改善が施されている。またHPCならびにモバイルSoC設計プラットフォーム認証の一環として、シノプシスのサインオフ・ソリューション StarRCTMならびに PrimeTime®の解析結果と、インプリメンテーション・ツールの設計結果の厳格な比較検討も実施されている。その結果、設計フロー内の各結果で高い相関性が実現しており、これまで以上に高い設計収束性と設計期間短縮が達成されている。

 

シノプシス デザイン・グループ マーケティング&ストラテジ担当副社長 Michael Sanieは次のように述べている。「HPCならびにモバイル・マーケットでは技術革新のスピードが極めて速いため、SoC開発者は最善の手法で5nmプロセス・テクノロジを活用していかなければなりません。そして、そうしたお客様各社の設計目標達成と設計期間短縮を可能にしていくことが当社の使命です。当社は、より優れたHPC/モバイル・デザインを可能にするためにTSMC社と協業してまいりました。その結果、性能/消費電力/ロジック密度の最適化を実現する業界最高水準のソリューションが完成し、開発期間の短縮が可能となりました」

 

今回の協業の成果であるシノプシス・デザイン・プラットフォームの主要なツール群と機能は以下のとおり。

  • 配置配線ソリューション IC Compiler II

    ビア・ピラー自動インプリメンテーションと連動した完全に自動化されたフルカラー対応の配線/抽出機能。セル占有面積シュリンクを最小限に抑制し、デザイン・リソースを最大限活用するための最先端ピン・アクセス・モデリングをはじめとする次世代配置/リーガライズ・テクノロジ。

  • スタティックタイミング・サインオフ解析ソリューション PrimeTime

    低電圧デザインのための最先端モデリング機能。最新フィジカル・デザイン・ルールに則ったECOテクノロジ。

  • パワー・サインオフ解析ソリューション PrimePower

    超高密度のスタンダードセル・デザインで発生するリーク電流を高い精度で解析するためのフィジカル考慮パワー・モデリング機能。

  • RC抽出サインオフ・ソリューション StarRC

    5nmの複雑なデバイス構造に対処するための最先端モデリング機能。サインオフのために論理合成から配置配線まで一貫したRC抽出を可能にする共通のテクノロジ・ファイル。

  • フィジカル検証サインオフ・ソリューション IC Validator

    DRC/LVS/フィル・ランセット。TSMC社によるデザインルールのリリースと同時にDRCランセットもリリース

  • 回路シミュレーション・ソリューション HSPICE®、CustomSimTM、FineSim®

    高精度なモンテカルロ特性のFinFETデバイス・モデリング。アナログ/ロジック/高周波/SRAM回路の高精度シミュレーション。

  • 信頼性解析ソリューション CustomSim

    5nmエレクトロ・マイグレーション(EM)ルール認証済みの、熱考慮のダイナミック・トランジスタレベルIRドロップ/EM解析機能。

  • カスタム設計ソリューション Custom CompilerTM

    最新の5nmデザインルール、カラーリング・フロー、ポリ・トラック・リージョン、MEOL(Middle-End-Of-Line)接合のサポート。

  • カスタム・タイミング解析ソリューション NanoTime

    5nmデバイス対応のランタイムならびにメモリー最適化。FinFETスタックのPOCV解析。カスタムロジック/エンベデッドSRAMのための強化されたシグナルインテグリティ解析機能。

  • カスタム機能検証ソリューション ESP-CV

    SRAM/マクロ/ライブラリセルのためのトランジスタレベル・シンボリック等価性チェック

  • カスタム機能検証ソリューション ESP-CV

    SRAM/マクロ/ライブラリセルのためのトランジスタレベル・シンボリック等価性チェック

 

シノプシスについて

Synopsys, Inc.(Nasdaq上場コード:SNPS)は、我々が日々使用しているエレクトロニクス機器やソフトウェア製品を開発する先進企業のパートナーとして、半導体設計からソフトウェア開発に至る領域(Silicon to Software)をカバーするソリューションを提供している。電子設計自動化(EDA)ソリューションならびに半導体設計資産(IP)のグローバル・リーディング・カンパニーとして長年にわたる実績を持ち、ソフトウェア品質/セキュリティ・ソリューションの分野でも業界をリードしており、世界第15位のソフトウェア・カンパニーとなっている。シノプシスは、最先端の半導体を開発しているSoC(system-on-chip)設計者、最高レベルの品質とセキュリティが要求されるアプリケーション・ソフトウェアの開発者に、高品質で信頼性の高い革新的製品の開発に欠かせないソリューションを提供している。

詳細情報は、https://www.synopsys.com/ja-jpより入手可能。

 

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その他の商標や登録商標は、それぞれの所有者の知的財産です。

 

<お問い合わせ先>

日本シノプシス合同会社 フィールド・マーケティング・グループ 藤井 浩充

TEL: 03-6746-3940                  FAX: 03-6746-3941