ニュースリリース - 2019年4月22日

ニュースリリース - 2019年4月22日

TSMC社、5nm FinFETプロセス・テクノロジ向けにシノプシスのデジタルならびにカスタム・デザイン・プラットフォームを認証

高性能コンピューティングならびにモバイル向け製品を可能にする量産設計フロー

 

概要

  • IC CompilerTMⅡならびにDesign Compiler® Graphicalが、消費電力/性能/面積の最適化と、ビアのフル・インプリメンテーションを可能にする完全なデジタル・インプリメンテーション・フローを提供

  • StarRCTM、PrimeTime®、NanoTime、PrimeTime PXが、フロー全体を通じたRC/タイミング/パワーのサインオフならびにインプリメンテーションを実現

  • Custom Design Platformの最先端シミュレーション・ソリューションが、新しい5nmデザインルールならびにFinFETデバイス・モデルをサポート

2019年4月22日 カリフォルニア州マウンテンビュー発 - シノプシス(Synopsys, Inc.、Nasdaq上場コード:SNPS)は本日、TSMC社が、同社が業界をリードする5nm FinFETプロセス・テクノロジの量産向け最新Design Rule Manual(DRM)への、シノプシス・デジタルならびにカスタム・デザイン・プラットフォームの適合を認証したと発表した。複数の顧客企業による各種テストチップのテープアウト成功や量産デザインの進捗が示す通り、今回の認証により、高性能コンピューティング向けSoCから超低消費電力モバイル向けSoCに至るまで多岐にわたるデザインが実現可能となる。この認証は、次世代デザインの短期達成に欠かせない消費電力/性能/面積・最適化を可能にする設計ソリューション実現のために厳格なバリデーションを重ねた、複数年にわたる包括的な協業の成果である。

 

論理合成ソリューション Design Compiler Graphicalならびに配置配線ソリューション IC CompilerⅡには、最先端ピア・ピラー・インプリメンテーション、マルチビット・フリップフロップ(MBFF)バンキング/デバンキング、リークパワー最適化をサポートするエンハンスメントが施されており、設計者は、TSMC社の5nm FinFETプロセスのメリットを最大限活用できるようになる。スタティックタイミング・サインオフ・ソリューション PrimeTimeは、クロスセル配置制約ならびにタイミング・ドリブンのフィジカル考慮スタティックタイミング解析ECOへの対応を実現している。TSMC社との緊密な協業により、配置配線フェーズからタイミングとフィジカル検証のサインオフに至るフロー全体を通じて相関性が確立されており、5nm EUVのメリットをフルに活用可能となっている。

 

TSMC社 デザイン・インフラストラクチャ・マネージメント担当 シニア・ディレクター Suk Lee氏は次のように語っている。「シノプシス社との長期にわたる協業、ならびに当社が業界をリードする5nm FinFETプロセス・テクノロジを早期に適用されたお客様各社との協力により、革新的な新製品を短期間で市場投入可能にする設計プラットフォームのご提供という成果を実現できました。今回のシノプシス・デザイン・プラットフォームの認証により、当社の量産向け5nm EUVプロセス・テクノロジでお客様各社のデザインをインプリメント可能となりました」

 

シノプシス デザイン・グループ 共同ジェネラルマネージャー Sassine Ghaziは次のように述べている。「TSMC社が業界をリードする5nm FinFETプロセスでの同社との協業の結果、お客様各社は、高度な差別化が施された当社のデジタルならびにカスタム・デザイン・プラットフォームを用いて、絶え間なく大規模化するSoCに対しても自信をもって開発開始できるようになりました。設計者の皆様は、この最先端EUVプロセスによってもたらされる消費電力/性能/面積の大幅改善のメリットを享受できるようになる一方で、他社にはないSoCをいち早く市場投入できるようになります」

 

TSMC 5nmプロセス向けのシノプシス・テクノロジ・ファイルは、TSMC社より提供される。EUVリソグラフィで実現するTSMC 5nm FinFETプロセスの認証を取得したシノプシス・デザイン・プラットフォームの主要なツール群と機能は以下のとおり。

  • 配置配線ソリューション IC Compiler II

ビア・ピラー自動インプリメンテーションと連動した完全に自動化されたフルカラー対応の配線/抽出機能。セル占有面積シュリンクを最小限に抑制し、デザイン・リソースを最大限活用するための最先端ピン・アクセス・モデリングをはじめとする次世代配置/リーガライズ・テクノロジ。

  • スタティックタイミング・サインオフ解析ソリューション PrimeTime

低電圧デザインのための最先端モデリング機能。最新フィジカル・デザイン・ルールに則ったECOテクノロジ。

  • パワー・サインオフ解析ソリューション PrimeTime PX

超高集積のスタンダードセル・デザインで発生するリーク電流を高い精度で解析するための最先端パワー・モデリング機能。

  • RC抽出サインオフ・ソリューション StarRC

5nmの複雑なデバイス構造に対処するための最先端モデリング機能。サインオフのために論理合成から配置配線まで一貫したRC抽出を可能にする共通のテクノロジ・ファイル。

  • フィジカル検証サインオフ・ソリューション IC Validator

DRC/LVS/フィル・ランセット。TSMC社によるデザインルールのリリースと同時にDRCランセットもリリース

  • 回路シミュレーション・ソリューション HSPICE®、CustomSimTM、FineSim®

モンテカルロ特性のFinFETデバイス・モデリング。アナログ/ロジック/高周波/SRAM回路の高精度シミュレーション。

  • 信頼性解析ソリューション CustomSimTM

5nmエレクトロ・マイグレーション(EM)ルールに則って実行する高精度なダイナミック・トランジスタレベルIRドロップ/EM解析機能。

  • カスタム設計ソリューション Custom Compiler

最新の5nmデザインルール、カラーリング・フロー、ポリ・トラック・リージョン、MEOL(Middle-End-Of-Line)接合のサポート。

  • カスタム・タイミング解析ソリューション NanoTime

5nmデバイス対応のランタイムならびにメモリー最適化。FinFETスタックのPOCV解析。カスタムロジック/マクロ/エンベデッドSRAMのための強化されたシグナルインテグリティ解析機能。

  • カスタム機能検証ソリューション ESP-CV

SRAM/マクロ/ライブラリセルのためのトランジスタレベル・シンボリック等価性チェック

 

シノプシスについて

Synopsys, Inc.(Nasdaq上場コード:SNPS)は、我々が日々使用しているエレクトロニクス機器やソフトウェア製品を開発する先進企業のパートナーとして、半導体設計からソフトウェア開発に至る領域(Silicon to Software)をカバーするソリューションを提供している。電子設計自動化(EDA)ソリューションならびに半導体設計資産(IP)のグローバル・リーディング・カンパニーとして長年にわたる実績を持ち、ソフトウェア品質/セキュリティ・ソリューションの分野でも業界をリードしており、世界第15位のソフトウェア・カンパニーとなっている。シノプシスは、最先端の半導体を開発しているSoC(system-on-chip)設計者、最高レベルの品質とセキュリティが要求されるアプリケーション・ソフトウェアの開発者に、高品質で信頼性の高い革新的製品の開発に欠かせないソリューションを提供している。

詳細情報は、https://www.synopsys.com/ja-jpより入手可能。

 

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Synopsysは、Synopsys, Inc.の登録商標または商標です。

その他の商標や登録商標は、それぞれの所有者の知的財産です。

 

<お問い合わせ先>

日本シノプシス合同会社 フィールド・マーケティング・グループ 藤井 浩充

TEL: 03-6746-3940                  FAX: 03-6746-3941