ニュースリリース - 2008年6月11日

シノプシスのシンプリシティ・ビジネス・グループが -- FPGA設計者の開発期間を短縮する新製品と新機能を発表

Synplify Premier へのAlteraデバイス対応機能搭載、デバッグツール Identify Proの新機能、
プロトタイピング・システム　HAPSファミリーの新バージョンが設計者へもたらすメリットをDACで紹介

2008年6月10日 カリフォルニア州アナハイム発 - DAC(Design Automation Conference) - 半導体設計・製造ツールならびにIPの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、FPGAインプリメンテーション・ソリューション Synplify Premier、ASIC/ASSP検証プラットフォーム Confirma、DSPシンセシス・ツール Synplify DSPといったソリューション分野での新製品ならびに拡張機能を発表した。設計者は、今週開催されているDesign Automation Conference (DAC)のシノプシス・シンプリシティ・ビジネス・グループ・ブース(ブースNo.1310)で、これらの製品メリットを体験できる。

シノプシスのシンプリシティ・ビジネス・グループのマーケティング担当シニア・バイスプレジデントであるAndy Hainesは次のように述べている。「シンプリシティ・ビジネス・グループは、ｔime-to-marketを短縮し、半導体の性能を向上させる付加価値の高いソリューションをお客様にご提供しています。今年のDACでは、製品デモや取り組んでいるリファレンス・デザインだけでなく、お客様やパートナー様とのアライアンスを通じて、我々のソリューションの広さと深さを参加者に実感していただけます」

テクノロジをリードするFPGAインプリメンテーション・ソリューション
解析、インプリメンテーション、デバッグの環境を提供する包括的なFPGA設計ソリューション Synplify Premierの最新バージョンでは、Altera社のStratixデバイス向けのグラフ・ベース・フィジカル・シンセシス機能、Synopsys Design Constraints（SDC）のネイティブ・サポート、およびSystemVerilog言語の追加サポートなど多数の新機能を提供する。Synplify Premierの最新バージョンである Version 9.4が提供するこれらの最先端技術により、FPGA設計者は、タイミング・クロージャ、デバッグ、IP統合、システムレベルデザインなど、直面している重要な課題に対応できるようになる。グラフベースのフィジカル・シンセシス・テクノロジは、配置配線後のタイミング結果と合致するタイミング予測を生成することにより、タイミング・クロージャに対応する。また、Synplify PremierのRTL観測機能とIdentifyのデバッグ・テクノロジにより、動作中のFPGAのRTLデバック環境を実現できる。さらに、Synplify Premierは、システムレベルのアセンブリとコンフィギュレーションのツールを備え、ReadyIPプログラムのIPの評価ならびに統合を可能にする。

FPGAベースのプロトタイピングのユーザビリティを大幅に改善するASIC/ASSP検証プラットフォームConfirma
ASIC、ASSPならびにSoC設計向けの業界で最も包括的なプロタイピング・ソリューションとしてConfirmaに加わった新製品には、HAPS-51T(2008年5月28日発表のリリース文「シノプシス、ASICプロトタイピング・システムの新製品HAPS-51Tを発表」を参照)と、今回の新製品 HAPS-A31 ASICプロトタイピング・システムがある。

HAPS-A31は、Altera社のFPGA Stratix-III EP3SL340をF1760パッケージで搭載したマザーボードである。これは、Altera社のデバイスを搭載した初めてのHAPSボードで、PCI Express規格を初めて採用している。このため、実験台上でも使用できるだけでなく、PCにも直接プラグ接続できる。HAPS-A31の対象となるアプリケーションには、ASICプロトタイピングとFPGAベースの高速計算(hardware-in-the-loop)がある。Confirmaのその他の拡張機能では、Certifyが提供している機能、すなわちASICを複数のFPGAにパーティショニングしてインプリメントする機能の生産性と信頼性を強化している。例えば、ASICプロトタイプを容易にFPGA上に実現するための自動パーティショニング機能の改善、ランタイムを大幅に短縮し仕様変更に対応するためのボトムアップのネットリスト・パーティション・フロー、モデルベースのエリア見積もりなどである。これらを使用して、設計者は大規模な設計を効率的に処理できる。

このたび出荷されるIdentify Proは、完全な観測性を提供するデバッグツールで、受賞暦のあるTotalRecallテクノロジを搭載している。これにより、FPGAベースのプロトタイプを使用しているASICの検証エンジニアに、迅速で強力かつ生産性の高いデバッグ手法を提供する。Identify Proは、テスト動作中にハードウェアの実動作速度での完全な観測性を提供しつつ、VCSなどのスタンダードRTLシミュレータを使用して、RTLソースコードレベルで設計のデバッグを可能にする。

生産性を改善する機能の例は下記の通りである。

• スタンダード・シミュレータとの統合環境（VCS, NC-Sim）
• ブロックレベルの完全な観測性を提供するデバッグ環境
• アサーション・トリガー
• 言語の混在環境をサポート
• ASIC固有の設計スタイルのサポート（ゲーテッド・クロック、ブラックボックスなど）

革新的なDSPシンセシス・メソドロジにより、さらに精密なFPGAおよびASICの設計が可能に
Synplify DSPは、既存のDSPアルゴリズム設計フローと比べて、非常に高い生産性とポータビリティを実現する他に類を見ないESLシンセシス・メソドロジを提供する。システムおよびアルゴリズムの設計者は複雑なアルゴリズムのビヘイビアをSynplify DSPライブラリを使って素早くキャプチャできる。Synplify DSPライブラリは、ベクトル演算、最大128ビットまでの固定小数点精度、およびDSP設計ブロックのセットといった強力なモデリング機能を提供している。Synplify DSPシンセシス・エンジンによって、設計者は、一つのアルゴリズム仕様を元に、面積や速度を最適化した複数のRTLを生成し、最善のものを探求できる。

最新版のSynplify DSPは、ASICプロトタイピングの機能が強化されており、ワイヤレスやデジタルマルチメディアICのアルゴリズム開発や検証に優れたメリットを提供する。メリットは以下のとおりである。

• 浮動小数点を固定小数点に変換する、MATLAB環境と検証環境の統合モデリングおよびシミュレーション環境。システムエンジニアは抽象度の高い“ゴールデン”モデルで詳細な仕様を迅速に作成可能
• FPGA上のプロトタイプと最終的なASICインプリメントとの間で異なってくるアーキテクチャ最適化に依存しない、サイクル・アキュレート/ビット・アキュレートなRTL自動合成からインプリメントと検証への一貫したフロー
• FPGAおよびASICインプリメンテーションの両方に活用できる抽象度の高いDSPビルディング・ブロック
• システム検証とハードウェア検証の連携の大幅な向上
• HAPSプラットフォームとの統合により、シンプルなアルゴリズム・プロトタイピング統合ソリューションを提供

Synplify DSPデザインフロー、高抽象度IP、そしてHAPSプラットフォーム上でのプロトタイピング・フローはDACにてデモンストレーションを実施している。

DAC2008ブース展示について
FPGAインプリメンテーション・ソリューション Synplify Premier、ASIC/ASSP検証プラットフォーム Confirma、DSPシンセシス・ツール Synplify DSPは、DAC展示会場のシノプシス・シンプリシティ・ビジネス・グループ・ブース（ブースNo.1310）にて展示している。シノプシスのブース（ブースNo.1349）では、シノプシスのインプリメンテーション、検証、IP、マニュファクチャリングの各ソリューションと共に、シンプリシティのFPGAソリューションを展示している。