ニュースリリース - 2009年7月20日

シノプシス、IC Compilerの新機能 “インデザイン”レール解析を発表、デザイン収束を加速

IC Compilerと協調動作するPrimeRailのテクノロジにより、
フィジカル・インプリメントを進めながらIRドロップとエレクトロマイグレーションの解析と修正が可能に

2009年7月20日 カリフォルニア州マウンテンビュー発 - 半導体設計・製造ツールならびにIPの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は、デザイン収束を加速する新機能 “インデザイン”レール解析を発表した。これはIC Compilerが提供するインデザイン共同設計/検証環境の一環であり、PrimeRailのレール解析機能と修正ガイド機能を活用し、フィジカル・インプリメント実行中に、それと平行してパワーネットワークの検証を容易に実行できる環境を提供するものである。これにより設計者は、IRドロップとエレクトロマイグレーションの問題を設計段階の早期に発見し修正しながら設計を進められるため、開発コスト上昇の原因となる開発工程後期での設計やり直しを未然に防止できる。“インデザイン”レール解析機能は、IC Compilerのパワーネットワーク・シンセシス（PNS）機能、“インデザイン”フィジカル検証機能と連携し、パワーネットワークのインプリメントと検証のための包括的なソリューションを設計者に提供する。

株式会社 ルネサステクノロジ　設計技術統括部　DFM･ディジタルEDA技術開発部 部長 杉原仁氏は、次のように語っている。「IC Compilerの配置・配線環境下でレール解析と修正を実行することにより、当社の設計者の生産性を劇的に改善できます。これは、Galaxyデザイン・プラットフォームならではの大きなメリットです。当社は、この機能を設計者にとって使い易いものにすべくシノプシス社による開発早期段階から協業してまいりました。そして、PrimeRailの解析精度、HSPICEによる解析結果との相関性ならびに実シリコン結果との相関性がともに維持されていることを確認しました。当社では、“インデザイン”レール解析機能の恩恵を得られる設計メソドロジの標準化に取り組んでいく計画です」

パワーネットワークの設計に対するこれまでの手法は、インプリメントとその検証工程を別々に進めるやり方であった。そしてこれらの作業は、多くの場合、複雑な設計フローの中で異なる設計ツールや設計環境を使って設計している別々のエンジニアによって行われていた。最先端のSoCデザインになると、この手法ではフィジカル・インプリメントとそのサインオフ検証工程の間で何度もやり直しを重ねなければならず、開発プロジェクトのスケジュールに重大なリスクを発生させることとなる。“インデザイン”レール解析機能の場合、複雑化した設計データのやり取りや、新しいツールへの習熟が不要となるため、IC Compilerユーザーなら、そのフィジカル・インプリメント工程の早い段階で、また必要に応じて何回も、パワーネットワークの整合性を確認しながら設計を進めることができ、テープアウト直前の開発段階後期になって想定外のリスクに直面するのを回避できる。“インデザイン”レール解析機能は、IC CompilerのPNS機能と連携することにより、設計者によるパワーネットワークの効率的なインプリメント、最適化、微調整を実現し、過剰設計を大幅に削減する。また設計者は、改善や修正が加えられていくにつれて、パワーネットワークがデザインルールに違反していないクリーンな状態になっていくのを確認しながら設計を進められる。IC Compilerが提供する、このPNS、“インデザイン”レール解析、“インデザイン”フィジカル検証の共同設計/検証環境は、パワーネットワーク設計のための高速かつ完全なソリューションを提供する。

シノプシス　インプリメンテーション・グループ　上級副社長兼ジェネラルマネージャー　Antun Domicは、次のように述べている。「IC Compilerのインデザイン共同設計/検証環境ならではの特長は、最先端の解析/検証を配置・配線エンジニアが実行できるようにした点です。今回の“インデザイン”レール解析機能は、先ごろご提供を開始しましたIC Validatorとの連携による“インデザイン”フィジカル検証機能を補完するものであり、テープアウト・スケジュールに深刻な影響を及ぼす設計やり直しを大幅に削減するための最新の技術革新です」