ニュースリリース - 2009年6月4日

シノプシスのEclypseローパワー・ソリューションにより富士通マイクロエレクトロニクスが設計期間を30%短縮

65～40nmデザインに向けて、IEEE1801（UPF）ベースの設計フローを採用

2009年6月3日 カリフォルニア州マウンテンビュー発 - 半導体設計・製造ツールならびにIPの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は、本日、富士通マイクロエレクトロニクス株式会社（以下、富士通マイクロエレクトロニクス）が、低消費電力デジタル・エレクトロニクス製品や携帯機器向けSoC設計のため、シノプシスのGalaxyデザイン・プラットフォームを採用したことを発表した。富士通マイクロエレクトロニクスの設計者は、IEEE1801（UPF）を用いて、ローパワー設計の意図を記述し、複数のローパワー・デザインの設計/スタティック検証/サインオフの作業効率を高めた。富士通マイクロエレクトロニクスは、Galaxyデザイン・プラットフォームが提供する業界最高水準の最適化エンジンと完全なローパワー設計機能を活用し、すべての設計目標を達成しつつRTLからGDSⅡまでの設計期間を30%短縮することができた。同社では、デジタル・コンシューマ・エレクトロニクス用90nm/65nm/40nmデザインの顧客に向け、既にこの設計フローの構築を終えている。

富士通マイクロエレクトロニクス株式会社 共通技術本部 共通テクノロジ開発統括部　統括部長　横田昇氏は次のように語っている。「与えられた開発期間が非常に厳しい中で最先端のパワー・マネージメント・テクニックを設計に組み込んでいくことは、当社ならびに当社のお客様にとって重大な課題のひとつです。当社では、UPFベースのシノプシス社のローパワー・ソリューション Eclypseを活用することによって、従来かかっていた設計期間を30%短縮し、かつ消費電力/動作速度/レイアウト面積などの点で当社が掲げた非常に厳しい設計目標をすべて達成することができました。我々は、当社のお客様にこの設計フローをご活用いただき、お客様各社がより競争力のある低消費電力製品をより早く市場に送り出されるのを楽しみにしています」

シノプシスのEclypseローパワー・ソリューションを構築するGalaxyデザイン・プラットフォームは、その完全なローパワー設計ツール群により、最少の消費電力、最高のデザイン性能、最良の設計生産性を実現する。論理合成ソリューション Design Compiler Ultraとフィジカル設計ソリューション IC Compilerの組み合わせにより、クロック・ゲーティングやマルチ・スレッショルド・ライブラリの活用といった一般的なローパワー設計テクニックはもとより、多電源設計やMTCMOSパワー・ゲーティングといった最先端のローパワー設計テクニックも自動化することができる。さらにDesign Compiler UltraとIC Compilerは、RTLからGDSⅡまでの設計プロセスを通じて、タイミング/面積/テスト容易性/配線密集回避/その他の設計目標を満たすためデザインをコンカレントに最適化しつつ、ダイナミック・パワーとリーク・パワーの最適化も実現する。

UPFを用いたEclypseローパワー・ソリューションには、上記ツール以外にも、スタティックタイミング解析/消費電力解析ソリューション PrimeTime PX、シグナルインテグリティ・サインオフ解析ソリューションPrimeTime SI、多電圧考慮のルールチェッカ MVRC、機能等価性検証ソリューション Formalityが含まれている。

シノプシス プロダクト・マーケティング担当副社長のBijan Kianiは次のように述べている。「今日のSoC設計者は、市場競争に打ち勝っていくために、非常に短い開発期間で非常に厳格な消費電力仕様を満たした設計を行わなければなりません。Galaxyデザイン・プラットフォームがご提供する最先端のローパワー設計機能によって、それは可能になります。富士通マイクロエレクトロニクス様は、当社のUPFベース設計フローを用いて設計生産性を大幅に向上されました。そして現在では両者の共通のお客様に向けてこの設計フローを提供されています」