ニュースリリース - 2009年5月12日

シノプシス、最先端デザインのフィジカル検証にかかる期間を劇的に短縮するIC Validatorを発表

TSMC社が、28nmプロセス用EDAツール認証プログラムでIC Validatorを適用

2009年5月11日 カリフォルニア州マウンテンビュー発 - 半導体の設計・製造ツールならびにIPの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、45nm以降の最先端プロセスベース・デザインのインデザイン・フィジカル検証とサインオフを実現する新しいDRC/LVS（Design Rule Check/Layout vs Schematic）ソリューション、IC Validatorを発表した。IC Validatorは、先進のプロセス・ノードを用いたデザインの検証に求められる高い検証精度、使用可能なコンピューティング・リソースを効率よく活用できる高度なスケーラビリティ、そして使い易さの実現を前提に開発されており、フィジカル設計者は生産性を大幅に向上させることができる。IC Validatorは、インデザイン・フィジカル検証、GDSⅡへのデータ変換工程の削減、エラー修正時のインクリメンタル検証、エラーの特定と修正の自動化、使用するCPUリソースの増加に合わせて検証実行速度が直線的に向上するスケーラビリティなどの機能により、フィジカル検証にかかる期間を劇的に短縮する。IC Validatorは、既に生産用の実チップ開発プロジェクトに使用できる状況にあり、TSMC社は、28nmプロセス以降のDRC/LVS用EDAツールの認証プログラムにIC Validatorを適用する。

TSMC社　デザイン・インフラストラクチャ・マーケティング　シニア・ディレクタ　S.T. Juang氏は次のように語っている。「当社は、フィジカル検証サインオフに求められる高いDRC/LVS精度を確保するため、厳格なツール認定基準を設定しています。我々は、IC Validatorの開発にあたってシノプシス社と緊密に協力してまいりました。そして当社の28nmプロセス向けEDAツールの認証プログラムにIC Validatorを適用することとしました。シノプシス社とのこうした協業の結果、IC Validatorは、当社の最新のフィジカル検証EDAツール認証レポートの中で優れた成果を達成しました」

これまでにフィジカル設計・検証で用いられてきた手法は、“インプリメントして検証”する手法であり、それであるがゆえにインプリメント工程とサインオフ工程の間で何度も設計やり直しが発生する原因となっていた。45nm以降の最先端のプロセス･ノードでは、レイアウト修正はチップ面積やタイミングや消費電力といった複数の設計目標に与える影響が大きくなるため、このような“インプリメントして検証”する手法では、設計を収束させる作業が複雑になり開発期間も長期化することになる。

IC Validatorが提供するインデザイン・フィジカル検証手法では、サインオフに必要な全ての項目をインプリメントを進めながら検証できるため、設計環境の中で常にクリーンなレイアウトを維持することができ、テープアウト間近の最終段階になって設計修正を迫られる不測の事態を回避することができる。また、特定のDRCエラーや任意のレイアウト部分だけをインクリメンタルに検証できるため、設計完了までにかかる期間の全体を圧縮することができる。さらにインデザイン・フィジカル検証手法では、デザイン全体の相互関係を考慮しつつDRCエラーの特定と修正が自動的に実行される。また、メタルフィル挿入など、フィジカル検証の過程で実行されるタイプの作業が、タイミング収束達成のための追加のデザイン修正を引き起こすこともあるが、IC Validatorのインデザイン・フィジカル検証機能は、IC Compilerとの緊密な連係環境の中で、サインオフ品質のタイミングドリブン・メタルフィル挿入を実行するため、このようなデザイン修正を大幅に削減することができる。

シノプシス　上級副社長兼インプリメンテーション・グループ・ジェネラル・マネージャー　Antun Domicは次のように述べている。「お客様は、最先端のプロセス・ノードではDRC/LVSにかける時間を削減する必要があると指摘されており、また、テープアウトまでの期間に深刻な影響を及ぼす設計やり直しを削減するためにはインプリメント段階の早期にフィジカル検証を実行できるようにする必要があるとも仰っています。IC Validatorのインデザイン・フィジカル検証機能は、増加の一途を辿る複雑な設計ルールを効率的に扱うだけでなく、高い精度で検証できるため、お客様のトータルのフィジカル設計期間を劇的に短縮できます」