ニュースリリース - 2009年4月30日

東芝、シノプシスのテスト設計ソリューションにより65nmのマルチメディア向けチップの品質目標をしのぐ結果を達成

40nmデザインで直面する課題を克服するため先進のディレイ・テストも採用

2009年4月29日 カリフォルニア州マウンテンビュー発 - 半導体設計ツールの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、株式会社 東芝（以下、東芝）がシノプシスのテスト・ソリューションを用いて、同社の65nm マルチメディア機器向けチップに課せられた非常に厳格な品質要求をしのぐ結果を達成したと発表した。 

東芝は、シノプシスのTetraMAX ATPGソリューションを用いて、極めて高度なテスト品質を達成した。この設計プロジェクトでは、デザイン内のPLLブロック制御回路を完全に利用する新しいATPGテクノロジにより、テストパターンやテスト時間を増加させることなく故障テストの品質を向上することができた。また東芝は、テストコストを削減するため、シノプシスのDFT MAXの圧縮技術を活用し、テスト時間とテストデータ量を1/50～1/100に削減した。東芝では、今回のテスト目標達成を踏まえ、PPM(parts per million)クラスの非常に低い故障率を達成するために最先端のタイミング・ドリブンATPGが必要とされる40nm設計に備えてシノプシスのテスト・ソリューションの活用を進めている。

株式会社 東芝　セミコンダクター社　統括技師長附　吉森崇氏は次のように語っている。「当社の設計部門では、当社のテスト装置使用コストを増加させることなく、このマルチメディア機器向けチップを徹底的にテストできる手法を確立する必要がありました。DFT MAXによるテストパターン圧縮とTetraMAX ATPGによるテストパターン自動生成を活用することにより、当社では開発スケジュールを遅らせることなく、テスト品質とテストコストの目標を同時に達成することができました」

今日のほとんどのシステムオンチップ（SoC）は、異なる周波数を持つ様々な内部生成クロックで動作するため、非常に高い故障検出率を達成するには、クロック・ドメイン間のテストのためにこれらの内部クロックの同期を取っておく必要がある。TetraMAX ATPGの新しいATPGテクノロジでは、デザイン上に既に存在するクロック・ロジックを活用して、複数のクロックドメインを持つSoCのテスト品質を向上する。これにより設計者は迅速かつ低コストでat-speedテストを実行することができるようになる。また、設計者は業界標準のスタティックタイミング解析ソリューションであるシノプシスのPrimeTimeが生成するタイミング情報を活用することによってもメリットを享受できる。Galaxyデザイン・プラットフォームに統合されているシノプシスのテスト・ソリューションにより、結果品質の予測性を高めることができ、時間がかかりコスト高につく論理設計/フィジカル設計間の設計のやり直しを防ぐことができる。

シノプシス インプリメンテーション・グループ 上級副社長兼ジェネラルマネージャー Antun Domicは次のように述べている。「当社は、タイミング・ドリブン・テストパターン生成のような最先端テスト・テクノロジの開発に投資を続けており、これによって東芝様のような半導体企業が以前よりも信頼性の高い製品を開発できるようお手伝いをしています。また、東芝様がスケジュールどおりに、かつコストを抑えて製品品質目標を達成された事実が実証するように、Galaxyデザイン・プラットフォームに完全に組み込まれたDFTソリューションによってお客様は大きなメリットを享受できるのです」