ニュースリリース - 2009年3月17日

シノプシス、設計工程とリンクした歩留まり管理ツールYield Explorerを発表

歩留まり低下原因を正しく特定するため、設計/製造/テストの各工程の歩留まり関連情報を統合。
大量データ解析にかかる時間を1/10に短縮

2009年3月16日 カリフォルニア州サンノゼ発 -ISQED CONFERENCE -半導体の設計・製造ツールならびにIPの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、最先端LSIの歩留まり低下要因の特定と排除を改善する新しい歩留まり管理ツールYield Explorerを発表した。従来の歩留まり管理手法と比べて、Yield Explorerは、最初のシリコンでデバッグにかかる時間を桁違いに短縮する。Yield Explorerは、歩留まり低下の原因となる設計工程/ウェハ工程/テスト工程間の情報の壁を取り除き、各工程で検出した歩留まり低下要因の相互関係を迅速かつ総合的に捉えることができるため、デザインのリスピンを最小限に留め、開発プロジェクトの投資効果（ROI）を大きく向上することができる。

これまでの歩留まり管理手法は、ウェハ・レベルもしくはダイ・レベルの原因解析に重点をおいており、それらの情報を設計工程と共有するための効率的な方策は講じられてこなかった。システマティックな歩留まりの向上が困難なのは、その低下要因が設計工程/ウェハ工程/テスト工程間で複雑に絡み合っていることに由来しているため、このような手法では最先端のテクノロジ・ノードには対処できない。開発者は、これまで歩留まり管理工程とEDAツール間で情報のやりとりを行うために、手作業で急場をしのぐ手段を長い時間をかけて考案してこざるを得なかった。

STMicroelectronics社 DfXテクノロジ・シニア・エキスパート Davide Appello氏は次のように語っている。「Yield Explorerを使用することにより、大量のデータ解析によって故障原因を調べるのにかかる時間を1/10に短縮することができました。また、Yield Explorerを用いることにより、当社では、実製品向けチップの最初のロットで、歩留まり低下を引き起こす重大な設計上の要因を迅速に特定し、優先順位を付け、修正することができました。これによって、次の設計工程でもより高い歩留まりを迅速に達成することができました。さらに、Yield Explorerを使用することで、電気的欠陥を高精度に監視できたため、当社の自動車向けチップの品質基準から逸脱する可能性を予測することができました」

Yield Explorerは、システマティックな歩留まり低下要因に取り組む歩留まり担当エンジニアが、インタラクティブな解析を迅速に行うための、これまでにないいくつかの手法を提供する。Yield Explorerが提供するユニークなレイアウト・ビューワを持つGUIにより、故障箇所がフィジカル・デザインのどこにあるかの特定が容易になる。また、さまざまな分析機能に加え、ユーザーはGUIに組み込まれている業界標準のTclスクリプトを活用することもでき、これにより、ユーザーの固有のデータ名や解析内容を指定できる柔軟性と、非常に大量のデータの取り扱いが可能になる。また、Yield Explorerのデータ変換技術は非常に柔軟性が高いため、新しいタイプあるいはフォーマットのデータであっても、情報の欠落や変換効率低下を招くことなく、ツール上に取り込むことができる。

シノプシス 上級副社長兼シリコン・エンジニアリング・グループ ジェネラル・マネージャー Howard Koは次のように語っている。「ナノメータ・ノードでの歩留まり改善が困難な課題となっているのは、歩留まり低下要因が設計工程/ウェハ工程/テスト工程間で複雑に絡み合って存在していることが主な原因です。ファブレスLSIメーカーやIDMを始めとする当社のお客様は、設計工程の情報を歩留まり解析で活用する必要性を強く主張されてきました。Yield Explorerは、設計工程/ウェハ工程/テスト工程で検出したあらゆる歩留まり関連情報を単一のデータ・ベース上でリンクさせることができる唯一の歩留まり管理ツールです。Yield Explorerにより、当社の世界中のお客様が取り組んでおられる製品開発を飛躍的に効率化し、また目覚しい効果をご提供できると確信しています」

Yield Explorerに関する詳細な情報は、https://www.synopsys.com/silicon/yield-management/yield-explorer.html
より入手可能。