ニュースリリース - 2008年5月28日

シノプシス、IC Compilerの配線実行速度を10倍に高める新機能を発表

新しい配線エンジンZrouteが
IC Compilerユーザーに、配線の分散処理機能と最先端のDFM最適化機能を提供

2008年5月27日 カリフォルニア州マウンテンビュー発 - 半導体の設計・製造ツールならびにIPの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、IC Compilerの新しい配線エンジンZrouteを発表した。この配線エンジンは分散処理に対応している。Zrouteは、マイクロプロセッサ、コンシューマー・エレクトロニクス、ワイヤレス機器、画像処理関係などの製品開発を行っている最先端の先行ユーザーの要望を取り込んで基礎から再開発された配線エンジンであり、これにより、最新のマルチコア・マイクロプロセッサ・アーキテクチャをフル活用した分散処理を実行できるだけでなく、SoC設計で深刻になっているDFM（Design for Manufacturability）の問題も解決できるようになる。

Zrouteの斬新なアーキテクチャには、リソグラフィを考慮した配線を可能にし、製造工程で問題が発生するのを未然に防ぐ柔軟な配線ルールをネイティブ・サポートするなど、最先端の配線テクノロジが組み込まれている。Zrouteは、タイミング収束を始めとする各種の設計目標と、設計が製造ルールに与える影響を同時に考慮した配線を実行できるため、設計結果が高品質なものとなり、製造可能性が向上する。また、最先端のマルチコア・コンピューティング・プラットフォームのメリットを活用できるよう開発されているため、この配線の分散処理機能と先進の配線アルゴリズムの組み合わせにより、配線実行速度が10倍以上も向上している。これは、お客様のデザインの配線を4つのマイクロプロセッサ上で分散処理した結果である。

S3 Graphics社 エンジニアリング担当副社長 Michael Shiuan氏は、次のように語っている。「Zrouteは、分散処理機能と、状況に応じてオングリッド配線とオフグリッド配線を使い分ける柔軟性を提供してくれており、より迅速にデザイン収束を達成しなければならない当社のニーズを満たしてくれます。当社で試用してみた結果、Zrouteの配線実行時間は、分散処理を行わない場合と比較して3.3倍早くなっており、4つのマイクロプロセッサ上で分散処理をすると10倍も高速化しました」

Zrouteは、IC Compilerに標準機能として組み込まれ、設計者は必要に応じて、最適な配線テクノロジを選択できる。またZrouteは、最適化をコンカレントに実行できる配線エンジンとして開発されているため、将来的に発生し得る設計上の技術課題にも対応できる。Zrouteは、設計上の問題点に対処した配線を設計フローの後期段階で行うのではなく、設計フローの各段階で歩留まり向上のための配線余地を確保しつつ配線を実行するため、製造歩留まりに及ぼす影響を、その他のコスト要因と同時に考慮しながら設計を進めることができる。さらにZrouteは、配線エンジン内部で実行しているタスクの全てのステップで分散処理を行うことができるため、配線を実行するマイクロプロセッサの数に比例して配線実行速度が直線的に向上する。したがって、IC Compilerユーザーは、4マイクロプロセッサ、8マイクロプロセッサと、使用するマイクロプロセッサの数を増やせば増やすほど、実行速度を目覚しく向上させることができるのである。

シノプシス　上級副社長兼インプリメンテーション・グループ ジェネラル・マネージャーのAntun Domicは次のように述べている。「Zrouteは、お客様がテクノロジの進歩に先んじた開発を実施できるようシノプシスが行っているR&D先行投資の一例です。お客様から今後必要とされるであろう機能を予測し、当社は新しい配線エンジンの開発に着手しました。近年大きな問題となっているDFMや、タイミング収束、その他の設計目標に対処できるだけでなく、それらの処理をマルチコア・マイクロプロセッサ・アーキテクチャの進展とスムーズに連携して劇的にスピードアップできる配線エンジンです。Zrouteは、早期試用のお客様のデザインで大きな成果を達成しました。我々は、この素晴らしいテクノロジを全てのIC Compilerユーザー様にご提供できるのを楽しみにしています」

Zrouteは、2008年6月にIC Compilerの標準機能として限定リリースの予定である。

IC Compilerについて
IC Compilerは、シノプシスの次世代配置配線ソリューションである。IC Compilerは、フィジカル・シンセシスを配置配線の全工程に渡って実行可能にし、サインオフ環境下での設計収束を可能にすることにより、優れた設計品質と設計期間短縮を実現する。現在のソリューションは、配置/クロックツリー・シンセシス/配線を切り離された個別工程として実行しなければならないという限界に直面している。IC CompilerのExtended Physical Synthesis (XPS) テクノロジは、フィジカル・シンセシスを配置配線の全工程に渡って実行可能にすることにより、これらの個別工程の間に横たわる壁を取り除く。また、統合されたTclベース・アーキテクチャを持っているため、シノプシスの最高のコア・テクノロジ群との連携ならびに機能向上を実現している。IC Compilerは、次世代の設計に必要とされる全ての機能、すなわちフィジカル･シンセシス、デザイン・プランニング、配置、配線、タイミングやSIの最適化、消費電力削減、テスト容易化設計、歩留まり最適化を兼ね備えた完全なフィジカル設計ソリューションである。