ニュースリリース - 2008年2月26日

シノプシス、IC Compilerの最新バージョンに業界初のコンカレント階層設計機能を搭載

新しいクロックツリー合成機能も提供。実行時間も30%削減。

2008年2月26日 カリフォルニア州マウンテンビュー発 - 半導体の設計・製造ツールならびにIPの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、IC Compilerの2007.12バージョンの新機能の一つとして、業界初のコンカレント階層設計機能を提供すると発表した。設計対象となるジオメトリが微細化するにつれて、チップ上への機能統合は複雑になり、デザインのサイズも膨れ上がってくるため、階層設計手法は必須のメソドロジとなる。既存の設計ツールは、デザインを“プランしてからインプリメント”するというフローで実行しているが、この方法では複雑な動作モードや複数の電圧が混在する大規模なデザインでは立ち行かなくなる。IC Compilerの2007.12バージョンでは、インプリメントと平行してプランニングを実行するコンカレント・メソドロジにより、この従来型のフローを遥かに凌駕するソリューションを提供する。これによって、テープアウトまでにかかる期間を削減できる。さらに、2007.12バージョンには、新しい最先端クロックツリー合成テクノロジも搭載されており、これによりクロック・スキューを改善し、電力の浪費を抑制できる。また、トータルの実行時間を30%も削減できるため設計生産性をダイレクトに向上させることができる。

シノプシス上級副社長兼インプリメンテーション・グループ ジェネラル・マネージャーのAntun Domicは次のように述べている。「IC Compiler 2007.12バージョンのコア・テクノロジは、圧倒的な機能改善を実現しています。コンカレント階層設計機能の提供により、これまでの手法を抜本的に改善した新しいソリューションをご提供します。まずプランニングをしてからインプリメントしてみるという順次的な設計プロセスを用いてきた設計者の皆様には、この新機能がもたらす劇的な設計生産性向上を実感していただけるでしょう。当社は、この機能を更に拡張し、自動的にダイサイズの最小化を実現する階層生成機能をご提供する予定です。階層設計手法は、さらに劇的に容易になるでしょう」

これまで、“プランしてからインプリメント”するフローは、比較的シンプルなデザインに対しては有効に機能してきた。しかし、極めて複雑なデザインに対してこの手法を適用すると、フィジカル設計上の問題点発覚の遅れを引き起こし、問題回避のための過剰な設計やプランニング初期段階からのやり直しといった事態の原因となる。複雑なデザインに対処して行くには、プランニング・タスクとインプリメンテーション・タスクをシームレスに融合し、さらには単一のタイミング・エンジンとサインオフ環境下でそれらを実行できる環境が必要不可欠となる。IC Compiler 2007.12バージョンを用いることにより、熟練技術者でしかできないような精緻なマクロ配置や、インテリジェントなパワーネットワーク、MinChipテクノロジによるダイサイズ自動削減を実現できる。これらの作業は、単一のタイミング・エンジンのもとで実行されるため、より高い設計品質を確保しつつ、より早いタイミング収束が可能となる。このフローの特長は、高品質な最適化を高度に自動化している点である。

2007.12バージョンのコア・テクノロジの改善を象徴しているのは、最適化性能の大幅な向上である。2007.12バージョンでは、トータル実行時間を30%短縮という大幅なTAT削減を実現しつつも、IC Compilerならではの高品質な設計結果という優位性は失われていない。これは、様々な顧客企業の65nmデザインで既に実証されている。さらに、2007.12バージョンには、他社にはない先進のクロックツリー合成テクノロジも搭載されている。その革新的な新しいクラスタリング・アルゴリズムは、クロック・バッファリング・エリアを20%も削減できるため、配線密集や電力浪費を回避することができる。また、新しいスキュー最適化機能により、難易度の高いデザインに対してもタイミング収束が容易になり、クロックゲート共有化機能も組み込まれているため、クロックツリー・パワーを5～10%削減できる。