ニュースリリース - 2006年1月25日

ARMとシノプシス共著のVerification Methodology Manual for System Verilogに日本を代表する半導体企業各社からの支持

日本語版はCQ出版社より発刊

2006年1月25日 英国ケンブリッジ/米国カリフォルニア州マウンテンビュー/東京 同時発 - 英ARM社（本社：英国ケンブリッジ、日本法人：横浜市港北区、代表取締役社長：西嶋貴史、以下ARM）と、半導体設計ソフトウェアの世界的リーダー　シノプシス(本社：米国カリフォルニア州マウンテンビュー、日本法人：東京都品川区、代表取締役社長：藤井公雄)は、本日、Verification Methodology Manual（VMM） for SystemVerilogが、株式会社半導体理工学研究センター（STARC）ならびに日本の大手エレクトロニクス企業から、IEEE標準言語SystemVerilogベースの先進の検証環境構築の参考文献として推奨されたことを発表しました。本書は、二月中旬に日本語版がCQ出版社より発刊されます。英語版は（2005年9月の）発刊以来本日までに1,800部の売り上げを記録しています。

VMM for SystemVerilogは、ARMとシノプシスのエキスパート・エンジニアの共著によるもので、カバレッジ・ドリブンの制約条件付きランダム検証テクニック、アサーション・ベース検証テクニック、検証用IP間の良好なインターオペラビリティを実現するビルディング・ブロック・ライブラリ作成手法などを用いて、SystemVerilogベースの包括的な検証環境をいかにして構築すべきかについて詳細に解説しています。本書は、30社以上の半導体企業の検証エンジニアによって評価されており、チップ開発チームがより短時間でより簡単に機能カバレッジ目標を達成するための手引書です。これにより、検証エンジニアや管理者は、複雑なシステムオンチップやIPを自信を持ってテープアウトできるようになります。

株式会社半導体理工学研究センター（STARC）　開発第2部 IP技術開発室長　古井芳春氏は次のように述べています。「本書は、SystemVerilogを用いて検証環境を構築する際の推奨参考書です。本書はSTARC IP技術開発室が開発しているIP機能検証ガイドを補完するもので、本書に述べられた最新のカバレッジドリブン機能検証技術により、SoC設計品質と設計生産性を改善できます。」

アーム株式会社 代表取締役社長　西嶋貴史は次のように述べています。「本書は、SystemVerilogベースの最先端検証実現のための有力な参考文献としていち早く認知されています。この度、STARC様のご推奨をいただき、日本語版が発行されることを大変喜ばしく思います。」

日本シノプシス株式会社 代表取締役社長 藤井公雄は次のように述べています。「今や、世界中の企業でSystemVerilogの採用が始まりつつあり、彼らはこの言語機能によって実現される先進の検証メソドロジがもたらすメリットを実感し始めています。かつて、Reuse Methodology Manual（RMM） for Systems-on-a-Chip DesignsがIP再利用手法と再利用可能なIP構築のためのオープンな業界標準を確立したように、VMM for SystemVerilogは、SystemVerilogベースの最先端検証手法やインターオペラビリティ性の高い検証用IP構築のためのオープンな業界標準を確立するでしょう。」

株式会社ルネサステクノロジ 設計技術統括部 システム設計技術開発部 グループマネージャー 高嶺美夫氏は次のように述べています。「本書によって、全てのSoCやIP開発プロジェクトは、業界をリードするエキスパート達の経験の集大成とも言うべきSystemVerilogを用いて、効率的で確実な、かつ再利用可能な検証プロセスを実践できるようになるでしょう。」

株式会社リコー　電子デバイスカンパニー事業企画室 中国PGリーダー 岡善治氏は次のように述べています。「本書には、業界のエキスパート達が実践してきたカバレッジ・ドリブンの制約条件付きランダム検証テクニックを活用するための業界標準ベースの相互運用可能なメソドロジが示されています。本書の活用により、あらゆるレベルのSoCやIP開発チームは、より高次元の検証生産性と検証品質を達成できるようになるでしょう。」

聴講無料のチュートリアル・セッション「Verification Methodology Manual for SystemVerilogのご紹介」が、2006年1月27日3:30pmよりEDS Fair(開催地：パシフィコ横浜)の第11出展者セミナー会場にて開催されます。

EDS Fair展示会場内では日本語版出版を記念したキャンペーンも実施されます。
VMM for SystemVerilogについての詳細は、http://www.vmm-sv.comより入手可能。

価格と出荷時期
VMM for SystemVerilogの日本語版は、2月中旬にCQ出版社より発刊される予定です。価格は3,990円(税抜き3,800円)を予定しています。EDS FairのCQ出版社ブース(ブース番号804)にて予約販売を受け付けます。

シノプシスについて
Synopsys, Inc. は、IC設計向け電子設計自動化ソフトウェア（EDAツール）の世界的リーダである。複雑なシステムオンチップ開発を実現する、最先端技術を用いたIC設計プラットフォームと検証プラットフォーム、および製造ソフトウェアを世界中のエレクトロニクス市場向けに提供している。また、顧客の設計プロセスを簡素化し、その製品開発期間を短縮するために、設計資産（IP）やデザイン・コンサルティング・サービスを提供している。カリフォルニア州マウンテンビューに本社を置き、事業所は北米、ヨーロッパ、日本、アジアなど60ヶ所。詳細な情報は、http://www.synopsys.co.jpより入手可能。

ARM社概要
ARMは、ワイヤレス、ネットワーク、デジタル家電、画像、自動車、セキュリティ、そしてストレージ機器といった高度なデジタル製品のコアとなる技術をデザインしています。ARMが提供する総合的な製品には、16/32 ビット組込みRISC マイクロプロセッサ、データエンジン、３Dプロセッサ、デジタルライブラリ、組み込みメモリ、ペリフェラル、ソフトウェア、開発ツールならびにアナログ機能と高速コネクティビティ製品が含まれます。　ARM は、ARMの幅広いパートナーコミュニティと共に、信頼性のある製品を迅速に市場へと導くトータルシステムソリューションを、大手エレクトロニクス企業に提供しています。ARMについて詳しくは当社Webサイトをご覧ください。（http://www.arm.com/ja/）

STARCについて
株式会社半導体理工学研究センター（STARC）は、日本の主要な半導体企業11社*の共同出資により1995年9月に設立された研究開発組織である。そのミッションは、先端SoC設計メソドロジの開発を通じて、日本半導体業界の発展に寄与することにある。現在このミッション達成に向けて5つの開発プロジェクトを実行中である。

1. 設計生産性向上のための技術開発
2. 設計資産(IP)再利用・流通化技術の開発
3. SoC(システムオンチップ)の高付加価値化設計技術の開発
4. 大学との共同研究の促進
5. 半導体分野の人材育成および育成支援

*　半導体企業11社の共同出資：出資企業はアルファベット順に以下の通り。
富士通株式会社、松下電器産業株式会社、ＮＥＣエレクトロニクス株式会社、沖電気工業株式会社、株式会社ルネサステクノロジ、ローム株式会社、三洋電機株式会社、セイコーエプソン株式会社、シャープ株式会社、ソニー株式会社、株式会社東芝
詳細な情報は、http://www.starc.jpより入手可能。