ニュースリリース - 2013年6月13日

シノプシス、あらゆるSoCプロセッサの実装を最適化するデザイン・キットを開発

DesignWare HPC Design Kitにより、CPU、GPU、DSPコアの性能/消費電力/面積が目覚しく改善

概要

• 超高密度メモリー・コンパイラ、125以上の新しいスタンダード・セル、メモリーインスタンスを提供し、SoCに組み込むあらゆるプロセッサ・コアの最適化に一つのデザイン・キットで対応
• ホストCPUコアの性能を最大10%向上、Imagination Technology PowerVR Series6のようなGPUコアの消費電力を最大25%、面積を最大10%削減
• Imagination Technologies、CEVA、VeriSiliconといったキー・パートナーとの協業を通じて開発
• シノプシス FastOptサービスの活用により、わずか4～6週間でターゲットのプロセッサ・コアの最適化が完了

2013年6月12日 カリフォルニア州マウンテンビュー発 - 半導体やエレクトロニクス・システムのイノベーションを加速させる開発用ソフトウェア、IP、技術サービスの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、広範囲に及ぶプロセッサ・コアの最適化実装をサポートするため、DesignWare Duet Embedded Memory ならびに Logic Library IPポートフォリオを拡張したと発表した。この新しいDesignWare HPC（High Performance Core）Design Kit は、各種の高速/高密度メモリー・インスタンスとスタンダード・セル・ライブラリからなっており、これによりSoC設計者は、チップに組み込むCPU/GPU/DSPコアの動作速度を最大化し消費電力と面積を最小化する、あるいはターゲットのアプリケーションに応じてこれらの3要素のベストバランスをとるといった最適化が可能となる。

Imagination Technologies社 IMGworks SoC Design担当上級副社長 Mark Dunn氏は次のように語っている。「シノプシス社と協業し、同社のメモリーやスタンダード・セル・ライブラリを活用することによって、当社のIPコアの消費電力と面積を大幅に削減することができました。当社の直近のプロジェクトで、シノプシス社のHPC Design Kit が提供してくれるメモリーとセル・ライブラリを使ってPowerVRTM Series6 GPUコアを構築しましたが、その結果25%ものダイナミック・パワー削減を達成し、面積は10%、ブロックによっては14%も削減できました。さらに、インプリメンテーションにかかる期間を30%も削減してくれる優れた設計フローも構築できたのです」

シノプシスのDesignWare IPは、その幅広いIPポートフォリオの一部として、ファウンドリ各社の180～28nmプロセスで実証済みのエンベデッド・メモリー・コンパイラやスタンダード・セル・ライブラリを提供しており、30億以上のチップ出荷実績も持っている。DesignWare Duet Embedded Memory/Logic Library IPパッケージは、スタンダード・セル、SRAMコンパイラ、レジスタ・ファイル、ROM、データパス・ライブラリ、Power Optimization Kits（POKs）など、完全なSoCインプリメントに必須の各種フィジカルIPを提供している。オーバードライブ/ローボルテージ・プロセス、電圧温度（PVT）コーナー、マルチ・チャネル・セル、メモリーBIST＆リペアなどのオプションも可能である。DesignWare HPC Design Kit は、これらに加えて、最先端CPU/GPU/DSPコアの高速/高密度の要件を満たすためにチューンナップされ、性能/消費電力/面積が最適化されたメモリーならびにスタンダード・セル・ライブラリを提供する。

VeriSilicon社 デザイン・メソドロジ/プログラム・マネージメント担当　コーポレート副社長　Nianfeng Li氏は次のように語っている。「プロセッサ・コアのインプリメントに使われるフィジカルIP次第で、デザインが達成しうる性能、消費電力、面積は非常に大きく変わります。最適なインプリメントに貢献する要素をあらゆる角度から検討すると、DesignWare Duet Embedded Memory/Logic Library IPが、最先端CPUコアのハードニングで実現した性能改善に最も寄与してきたことが分かります。今回の新しいDesignWare HPC Design Kit には、消費電力と面積を最小化しつつ可能な限りの最高性能をプロセッサ・コアから引き出すために必要な特殊なセルとSRAMが含まれています」

CEVA社 マーケティング担当副社長 Eran Briman氏は次のように語っている。「DSPは、スマートフォンやタブレットから、スマートTV、ベース･ステーションに至るまで、あらゆる最先端エレクトロニクス製品の根幹を成すコンポーネントで、それぞれのDSPには非常に独自の最適化が要求されます。優れた性能のみならず、可能な限り最小の消費電力と面積を達成するために、設計者の皆様は当社のDSPを活用されています。我々は、お客様が直面する非常に厳しい開発目標の達成を支援するため、今後もシノプシス社との協業を続けてまいります」

HPC Design Kit には、高速キャッシュメモリー・インスタンスと性能をチューンナップしたフリップフロップが含まれており、それらを使用すると標準のDuetパッケージと比べて性能を最大10%向上させることができる。また、面積やダイナミック・パワー、リーク・パワーを最小化するために、面積を最適化したマルチビットのフリップフロップと超高密度の2ポートSRAMも提供している。これらのコンポーネントにより、性能を犠牲にすることなく面積と消費電力を最大25%削減できることが実証されている。

またシノプシスは、インプリメンテーション・サービスのFastOptや、最適な設計フローを構築するためのスクリプト、エキスパート・エンジニアによるコア最適化コンサルティングも提供しており、設計チームが可能な限り最短期間でプロセッサやSoCの設計目標を達成できるよう支援している。

Imagination Technologies社のMark Dunn氏は、こう続けている。「グラフィックス・プロセッサのPowerVR、MIPSプロセッサ、コミュニケーション・プロセッサのEnsigmaなど、当社がご提供しているあらゆるIPをご使用の設計者の皆様は、シノプシス社のHPC Design Kit によって大きな成果を最終的に達成できるでしょう。同社が当社との協業を通じて蓄積した深い知識、長年にわたって当社のお客様に提供してくれた技術サポート力に深く感謝しています。我々は、シノプシス社との戦略的なコラボレーションも含めた各種プロジェクトを通じて、お客様が当社のIPを活用して最短期間で最良の性能、消費電力、面積を達成されるのをお手伝いするために必要な現実的なソリューションを確立しています」

シノプシス　IP&システム　マーケティング担当副社長　John Koeterは次のように述べている。「プロセッサをインプリメントする設計者の皆様は、ターゲットのアプリケーションにとって最善のインプリメンテーションに到達するために、性能/消費電力/面積のトレードオフを行わなければなりません。そして、最善の結果を達成するための鍵を握るのがフィジカルIPなのです。我々は、様々なタイプのプロセッサ・コアをインプリメントされている先進のお客様やIPパートナー各社と緊密に協業し、各社が取り組んでおられるデザインで完璧にベストな結果を出すにはどうすればよいか、そのノウハウを獲得してきました。そうした成果の集大成が、今回のDesignWare HPC Design Kit なのです。設計者の皆様は、CPU/GPU/DSPコアを最高性能、最小電力ならびに面積に最適化するのに欠かせない特殊なセルとメモリーをたった一つのパッケージで利用することができます」

提供開始時期
DesignWare HPC Design Kit は、2013年7月から28nmプロセスで利用可能になる。詳細な情報はhttp://www.synopsys.com/hpc-ipより入手可能。

DesignWare IPについて
シノプシスは、システムオンチップ向けの高品質かつシリコン実証済みIPのリーディング・プロバイダである。シノプシスの多岐にわたるDesignWare IP群は、デジタル・コントローラIP/PHY/検証用IPからなる完全なインターフェイス（業界標準プロトコル）IP、アナログIP、組込みメモリー、ロジック・ライブラリ、プロセッサ・コアとそのサブシステムで構成されている。IPに関連するソフトウェア開発とハードウェア/ソフトウェア統合を容易にするため、シノプシスは、これらのIPのドライバ・ソフトウェア、トランザクション・レベル・モデルそしてバーチャル・プラットフォームも提供している。また、FPGAベースのハードウェア・プロトタイピング・ソリューション HAPSを使用すれば、開発中のIPとそれを組み込むSoCがシステム全体の仕様に適合しているかどうかのバリデーションを実行できる。さらにバーチャル・プロトタイプ作成ツール Virtualizerを使用することにより、これらのIPあるいはSoC全体に必要となるソフトウェアの開発を、ハードウェア完成後に行う従来手法に比べてはるかに早い段階で開始できる。DesignWare IPは、信頼性の高い開発手法、品質確保のための巨額の投資の所産であるだけでなく、IPプロトタイプおよびソフトウェア開発環境や、包括的な技術サポートとともに提供されているため、設計者は、IPのSoCへの統合リスクを最小化し、最終製品の市場投入までにかかる期間を短縮することができる。詳細情報はhttp://www.synopsys.com/designwareより入手可能。