ニュースリリース - 2017年9月12日

シノプシス IC Compiler II のTSMC社の最先端7nm FinFET Plusノードでの認証が完了

TSMC社の最新プロセス・テクノロジで認証されたシノプシス・デザイン・プラットフォームの各種ツール

概要

複数の高性能な7nm FinFET Plus商用デザインで実証されたDesign Compiler^® GraphicalならびにIC Compiler™ II
強化されたフィジカル考慮ECOテクノロジと高効率なビア・ピラー・モデリングにより7nm FinFET+ の低電圧/高性能デザインをサポートするPrimeTime^®ならびにStarRC™の最先端バリエーション・モデリング

TSMC社のCoWoS^®テクノロジを用いた複数ダイ集積により、生産性が向上し量産開始までの期間を短縮

2017年9月11日カリフォルニア州マウンテンビュー発 - シノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、TSMC社が、同社の7nm FinFET+ テクノロジ向けのDesign Rule Manual（DRM）へのシノプシス・デザイン・プラットフォームの対応を認証したと発表した。シノプシスのインプリメンテーション・ソリューション IC Compiler II を核とする今回の認証により、TSMC社の最初の量産向け極端紫外線（EUV：Extreme Ultraviolet）リソグラフィを用いたプロセスの早期適用が可能となった。

今年3月のTSMC 7nmプロセス認証を経て、シノプシスのデザイン・プラットフォームは、HPC（high-performance computing）やモバイルをはじめとする広範囲にわたるマーケット分野の数々の商用デザインで広く適用されている。

TSMC社　デザイン・インフラストラクチャ・マーケティング担当　シニア・ディレクター　Suk Lee氏は次のように語っている。「7nm FinFET+ により、当社は他社の先を行くプラットフォーム・ソリューションの提供を加速します。これにより、お客様各社では、幅広いマーケット向け製品あるいは高付加価値ニッチ製品の開発で最大限のメリットを活用できるようになります。シノプシス社と重ねてきた協業は、生産性向上や最終製品の品質向上という大きな価値を提供する上で重要な鍵を握ります。両社の協業により、お客様各社の開発プロセスにおける可能な限り高効率でのRoI最大化が確かなものとなるのです」

PrimeTimeのタイミング解析テクノロジを活用することにより、低電圧動作のデザインを実現することができ、拡大し続けるモバイル・マーケット、立ち上がりつつあるIoTマーケットで製品差別化を達成できる。（最先端ノードでの波形の歪みを正確にモデル化する）最先端波形伝播テクノロジをはじめとするキーテクノロジにより、ミラー（Miller）容量やレジスタンス・セントリックな“ロングテール”効果といった最先端ノード特有の現象を検出できる。Liberty™ Variation Format（LVF）で提供されるパラメトリック・オンチップ・バリエーション（POCV）モデルは、低電圧時の非ガウス効果をモデリングできる。シノプシスのフィジカル・インプリメンテーション/解析フローは、このLiberty Technology Advisory Board（LTAB）承認済みのLVFベースPOCVモデルをサポートしているため、設計者は、面積や総消費電力の点で大幅に設計品質を向上でき、バリエーション・マージンを最小限に抑えることができる。ビア・ピラー考慮ECOを可能にするフィジカル考慮サインオフにより、性能、歩留まり、デザイン全体の信頼性を最大化させることができる。

シノプシス　デザイン・グループ　プロダクト・マーケティング担当副社長　Bijan Kianiは次のように述べている。「TSMC社との協業を通じ、シノプシス・デザイン・プラットフォーム上で数々の7nm FinFET+ 商用デザインが実現しています。TSMC社認証済みのシノプシス・デザイン・プラットフォームをご活用いただくことにより、同社の最先端プロセス・テクノロジによってもたらされる高性能/低消費電力のメリットを最大限活用することが可能となります」

TSMC 7nm FinFET+ プロセス認証を取得したシノプシス・デザイン・プラットフォームのツール群とその主要機能は以下のとおり。

配置配線ソリューション IC Compiler II
フルカラー対応の配線/抽出機能、配線端スペーシングを最小化するためのカットメタル・モデリング、フロー全体で適用可能なビア自動生成/挿入テクノロジ
スタティックタイミング・サインオフ解析ソリューション PrimeTime
低電圧/高性能デザインのための最先端バリエーション・モデリング・テクノロジならびに最新のフィジカル考慮ECOテクノロジ
RC抽出サインオフ・ソリューション StarRC
TSMC 7nmプロセス向けにチューニングしたカラーリング考慮のバリエーション・モデリング、高性能デザインのための効率的なビア・ピラー・モデリング
フィジカル検証サインオフ・ソリューション IC Validator
マルチ・パターニング・ルールチェックをはじめとするDRCならびにLVSサインオフのための認証済みフィジカル検証ランセット、シミュレーション・パラメータの追加を可能にする新しいLVS抽出機能、2D拡張FILLエンハンスメント
回路シミュレータ HSPICE^®、CustomSim™、FineSim^®発熱/経年劣化の影響やモンテカルロ特性のFinFETデバイス・モデリング、アナログ/ロジック/高周波/SRAM回路の高精度シミュレーション
カスタム設計ソリューション Custom Compiler
フルカラー対応のインタラクティブ配線機能、DRCならびに配線密度レポート、カラーリング考慮のエレクトロマイグレーション/寄生情報レポート
カスタム・タイミング解析ソリューション NanoTime
エンベデッドSRAMのローパワー・デザイン向けの最先端レベル・シフタ解析機能、新しいSRAMプリチャージならびにBit線 to ワード線タイミングチェック機能
カスタム機能検証ソリューション ESP-CV
SRAM/マクロ/ライブラリセルのためのトランジスタレベル・シンボリック等価性チェック
信頼性解析ソリューション CustomSim™
発熱考慮のEMルールならびに最先端ビアに対応したダイナミック・トランジスタレベルIRドロップ/エレクトロマイグレーション解析

“More-than-Moore”ソリューションを求める設計者の要求に応えるため、シノプシスは、シリコン貫通ビア（TSV）ベースのインターポーザ上に複数のチップを並べて実装するTSMC社のCoWoS（Chip-on-Wafer-on-Substrate）パッケージング・テクノロジのための設計ソリューションを提供する。たとえば、マイクロバンプならびにTSVの配置/アサインメント/配線に対応したIC Compiler IIによるマルチ・ダイ・フィジカル・インプリメンテーション機能ならびにCoWoS内部接続レイヤ上での再配線層（RDL）の相互接続とパワーメッシュ生成、IC Validator LVSによる積層ダイ間の接続チェック機能、StarRC UltraとPrimTimeのマルチ・ダイ・タイミング解析によるTSV/マイクロバンプ/RDL/メタル配線の寄生容量抽出などである。最先端テクノロジを解析/インプリメンテーション/サインオフを一体化したデザイン・ソリューションとして提供することにより、業界最高水準のシステムレベル製品開発にあたってRoIを最大化することができる。

シノプシスについて
Synopsys, Inc.（Nasdaq上場コード:SNPS）は、我々が日々使用しているエレクトロニクス機器やソフトウェア製品を開発する先進企業のパートナーとして、半導体設計からソフトウェア開発に至る領域（Silicon to Software）をカバーするソリューションを提供している。電子設計自動化（EDA）ソリューションならびに半導体設計資産（IP）のグローバル・リーディング・カンパニーとして長年にわたる実績を持ち、ソフトウェア品質/セキュリティ・ソリューションの分野でも業界をリードしており、世界第15位のソフトウェア・カンパニーとなっている。シノプシスは、最先端の半導体を開発しているSoC（system-on-chip）設計者、最高レベルの品質とセキュリティが要求されるアプリケーション・ソフトウェアの開発者に、高品質で信頼性の高い革新的製品の開発に欠かせないソリューションを提供している。
詳細情報は、https://www.synopsys.com/ja-jpより入手可能。