ニュースリリース - 2013年9月24日

デザインが20nmや16nm FinFETといったより微細なプロセス・ノードに移行するに連れて、ムーアの法則に則った開発を進めていくための技術課題は、ますます複雑なものになりつつある。TSMC社は、2枚のフォト・マスクに回路パターンを半分づつ形成するダブルパターニング・マスク・テクノロジを20SoCプロセスで実用化し、20nmノードの最小配線スペース・ルール以下のパターンの形成を可能にしている。シノプシスは、20nm対応のDesignWare IPの開発にあたって、各種標準規格の仕様と、ダブルパターニング・テクノロジを含めたTSMC社のデザイン・ルールに忠実に準拠し、歩留まりと製造性の向上に注力してきた。

シノプシス　IP&システム　マーケティング担当副社長　John Koeterは次のように述べている。「当社は、20ならびに28nmで80以上のテストチップ・テープアウト実績を持つフィジカルIPのリーディング・プロバイダであり、最も先端を行くプロセスに対応したIPの開発に注力し、設計者が、そのプロセスから得られる性能と消費電力のメリットを最大限活用しつつ実証済みの高品質なIPを実装できるよう支援してまいりました。今回の20nm対応IP群により、設計者の皆様は、開発リスクを最小化しつつ量産立ち上げまでの期間を最短化して、差別化された製品を開発するという目標の達成が容易になるだけでなく、16nm FinFETプロセスへの以降に伴って予想されるリスクを削減することもできます」

提供時期
TSMC 20SoCプロセス対応のDesignWare USB 2.0 PHY、USB 3.0 PHY、DDR4 multi PHY、PCI Express 2.0 PHY、MIPI D-PHYはすでに提供を開始している。

DesignWare IPについて
シノプシスは、システムオンチップ向けの高品質かつシリコン実証済みIPのリーディング・プロバイダである。シノプシスの多岐にわたるDesignWare IP群は、デジタル・コントローラIP/PHY/検証用IPからなる完全なインターフェイス（業界標準プロトコル）IP、アナログIP、組込みメモリー、ロジック・ライブラリ、プロセッサ・コアとそのサブシステムで構成されている。IPに関連するソフトウェア開発とハードウェア/ソフトウェア統合を容易にするため、シノプシスは、これらのIPのドライバ・ソフトウェア、トランザクション・レベル・モデルそしてバーチャル・プラットフォームも提供している。また、FPGAベースのハードウェア・プロトタイピング・ソリューション HAPSを使用すれば、開発中のIPとそれを組み込むSoCがシステム全体の仕様に適合しているかどうかのバリデーションを実行できる。さらにバーチャル・プロトタイプ作成ツール Virtualizerを使用することにより、これらのIPあるいはSoC全体に必要となるソフトウェアの開発を、 ハードウェア完成後に行う従来手法に比べてはるかに早い段階で開始できる。DesignWare IPは、信頼性の高い開発手法、品質確保のための巨額の投資の所産であるだけでなく、IPプロトタイプおよびソフトウェア開発環境や、包括的な技術サポートとともに提供されているため、設計者は、IPのSoCへの統合リスクを最小化し、最終製品の市場投入までにかかる期間を短縮することができる。詳細情報はhttp://www.synopsys.com/designwareより入手可能。