ニュースリリース - 2007年4月18日

シノプシスのDesign Compiler 2007、設計生産性とSoC性能を向上

トポグラフィカル・テクノロジの最先端のローパワー設計テクニックとテスト設計テクニックにより
設計初期段階での結果予測性が向上

2007年4月17日 カリフォルニア州マウンテンビュー発 - 半導体設計ツールの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、論理合成ソリューションDesign Compilerの最新バージョン Design Compiler 2007を発表した。この新しいバージョンでは、トポグラフィカル・テクノロジを拡張し、先進のローパワー設計テクニックとテスト設計テクニックを駆使して、より早くデザイン収束を実現する。これにより、設計者の生産性とデザインの性能が大幅に向上する。トポグラフィカル・テクノロジにより、設計者は合成中にチップの消費電力を高精度に予測できるようになり、設計の早期段階で様々なパワーの問題に対処できるようになる。さらにトポグラフィカル・テクノロジは、最新のテスト圧縮テクノロジに対応しており、テスト時間とテストデータ量を1/100に削減しつつ、高いテスト品質を達成できる。

トポグラフィカル・テクノロジにより、論理合成後のチップ性能と、それに続くレイアウト後のチップ性能との間に高い相関性が保たれる。このため、デザイン収束を達成するまでにRTL合成とフィジカル・レイアウトの間で発生する時間のかかるやり直し作業を回避できる。Design Compilerは、一貫性と結果予測性の高いRTL to GDSⅡフローを実現するため、Galaxyデザイン・プラットフォームのフィジカル設計ソリューションと、テクノロジならびに技術インフラを共有している。

サイプレス社 データ・コミュニケーション事業部 デザイン・ディレクター Don Smith氏は次のように述べている。「当社では、テスト設計に関して相反する課題に直面していました。非常にわずかなテストピンで高いテスト・カバレッジを達成しつつ、既存のテスターでのメモリ使用量を削減できるテスト設計を実現しなければならなかったのです。当社は、シノプシス社のアダプティブ・スキャン・テスト圧縮テクノロジを評価してみました。設計フローへの導入はわずか1日以内で完了しました。その結果、最新式ではない既存のテスターを使用したにもかかわらず最高品質の製品を開発できることを確信しました」

Design Compiler 2007には、アダプティブ・リタイミングやパワー・ドリブン・クロックゲーティングといった革新的な論理合成テクノロジが搭載されている。これにより、これまでのバージョンと比較して、平均してチップ性能は8%向上し、チップ面積は4%削減でき、消費電力は5%削減できる。さらに、シノプシスの機能等価性検証ソリューション Formalityにもエンハンスが施され、これらのテクノロジからは独立した包括的な検証が可能になった。これにより設計者は、十分な検証を実行でき、より高いチップ性能を実現できるようになる。

シノプシス　インプリメンテーション･グループ　ジェネラルマネージャー兼上級副社長のAntun Domicは次のように述べている。「実シリコンでのチップの稼動を確かなものにするには、現状の設計環境下では様々のインプリメント上の課題に直面します。Design Compiler 2007の最先端テクノロジにより、設計者の皆様は、最も迅速で最も実シリコン・チップの予測性が高い手法を使いつつ、最も困難な設計目標を達成できるようになります」

Design Compilerについて
RTL論理合成ソリューション Design Compilerは、最先端の最適化機能、完全なローパワー・マネージメント機能、包括的なDFT機能/ATPG生成機能、シームレスな機能等価性検証、広範囲にわたるIP群を網羅したソリューションである。Design Compiler 2007は、既に提供を開始している。