ニュースリリース - 2007年5月21日

カシオ、シノプシスのDesign Compilerトポグラフィカル･テクノロジを採用し開発期間を短縮

トポグラフィカル・テクノロジが、
カシオのデジタルカメラ EXILIM向けSoCの設計サイクルを短縮し、チップ面積を削減

200７年5月17日 カリフォルニア州マウンテンビュー発 - 半導体設計ツールの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、カシオ計算機株式会社（以下、カシオ）が、シノプシスのDesign Compilerトポグラフィカル・テクノロジを採用し、同社のデジタル・カメラ EXILIMシリーズ向け次世代SoCの設計期間短縮を達成したことを発表した。コンシューマー・エレクトロニクスの製品寿命は短期化する一方であり、カシオの設計者は深刻な課題に直面していた。次世代カメラを、より早くより低価格で市場投入する事がビジネス成功の鍵を握っていた。Design Compilerのトポグラフィカル・テクノロジにより、設計結果としてもたらされるチップ性能に関する情報を、高い精度で、かつ設計工程の早い段階で把握できるようになる。このためカシオの設計者は、論理合成段階で設計上の問題点を発見し修正できるようになり、より迅速に設計を収束できるようになった。

スタイリッシュ・スリムなシェイプで有名なカシオのデジタル・カメラ EXILIMシリーズには、高品質な画質と高速撮影機能を提供する画像処理チップが搭載されている。これまでカシオの設計者は、設計収束を確実なものにするために敢えて悲観的なタイミング・パラメータを設定していた。しかし、これではチップのシリコン面積は大きくならざるを得ない。Design Compilerのトポグラフィカル・テクノロジにより設計結果を高精度に予測できるため、この過度に悲観的なタイミング設定は不要となり、EXILIMのチップ面積をなんと17%も削減、チップ製造コストを大幅に下げることができた。

カシオ計算機株式会社 QV統轄部 第13開発室 室長 黒沢和幸氏は次のように語っている。「デジタル・カメラ EXILIMシリーズは、最先端のデジタルテクノロジを駆使した当社の主力カメラ製品群です。競合激化を極めるコンシューマー・エレクトロニクス市場で勝ち抜くために、当社では常に開発期間の短縮と設計コストの削減に取り組んでまいりました。当社では、次世代のチップ設計にDesign Compilerのトポグラフィカル・テクノロジを採用したところ、設計期間短縮にかかせない予見性の高い設計フローを実現できただけでなく、チップ面積の削減によるコスト削減も達成できました」

Design Compilerのトポグラフィカル・テクノロジは、シノプシスのフィジカル設計ソリューション Galaxyデザイン・プラットフォームとテクノロジが統合されているため、Design Compilerによる論理合成の段階で、タイミング、面積、テスト性、消費電力といったチップ性能を高い精度で見積もる事ができる。トポグラフィカル・テクノロジを用いる事により、論理設計に携わる上流工程の設計者は、論理設計後の物理レイアウトの結果を予測でき、物理レイアウトを任せるASICベンダに論理設計結果をハンドオフする前の段階で、その設計が所望の性能を満たすことができるものになっているかどうかを正確に判断できる。また、その結果ASICベンダは、より良いスターティング・ポイントから物理設計に着手できるため、必要とされている性能目標を達成しつつ物理設計をより迅速に進めることができる。このように、トポグラフィカル・テクノロジは、設計目標を達成するまでの間で繰り返される、ASIC顧客とASICベンダの時間のかかるやり取りを削減できるため、設計期間の短縮を実現できるのである。

シノプシス　インプリメンテーション･グループ　ジェネラルマネージャー兼上級副社長のAntun Domicは次のように述べている。「カシオ様を始めとする当社のお客様は、世界中のエレクトロニクス製品消費者の要求に対応するためには非常に短い開発期間とコスト削減を達成しなければならないと口にされています。Design Compilerのトポグラフィカル・テクノロジを採用されるお客様は増え続けており、設計結果の予測を高め、コストを削減しつつ、設計をより迅速に収束させていらっしゃいます」