ニュースリリース - 2005年5月24日

Q1: 発表内容は？

A1: シノプシスは、論理合成の革新的な最新ツール Design Compiler 2005を発表いたしました。Design Compiler 2005が提供する革新的なトポグラフィカル・テクノロジにより、ワイヤーロード・モデルに依存した従来の論理合成手法は終焉を迎えることになり、実レイアウト後の回路タイミングや面積を正確に予測できるようになります。フィジカル設計の専門知識を必要とすることもなく、また従来のRTL合成手法の変更も不要です。

Q2: Design Compiler 2005の主なメリットは？

A2: Design Compiler 2005は、RTL設計者の生産性を向上させ、開発コスト増加要因となる論理合成工程とレイアウト工程の繰り返し作業を削減します。以下に主な3つの特長を挙げます。

• 合成時にワイヤーロード・モデルが不要
• 実レイアウト後の回路タイミングや面積を正確に予測
• 従来のRTL合成手法の変更は不要

Q3: なぜシノプシスは、この機能を提供したのでしょうか？

A3: 今日のデザインは微細化の進展により、設計規模やブロック・サイズが増大し、遅延全体に占めるネット遅延の割合が支配的となり、クロック・スピードが高速化し、そしてパワーおよびテスト圧縮テクニックの使用が主流になるなど、設計の複雑度は増加の一途をたどっています。その結果、合成とレイアウト間のタイミング結果と面積に相関性を確保することが次第に困難になりました。配置&配線ソリューションを用いてお客様が相関性の欠落を補うには、非常にコストがかかるため、解決策にはなりません。合成時の制約条件を厳しくしすぎると、回路面積の増加をもたらします。逆に緩めすぎると、論理合成工程とレイアウト工程の繰り返し作業の増大をもたらし、設計期間が長くなります。シノプシスが発表したDesign Compiler 2005は、実レイアウト後の回路タイミングや面積を正確に予測し、これらの課題を解決します。

Q4: トポグラフィカル・テクノロジとは？

A4: トポグラフィカル・テクノロジは、Design Compiler 2005の新しい革新的な機能です。RTL設計者は、フィジカル設計の専門知識も従来のRTL合成手法の変更も必要とせず、フィジカル情報をRTL合成に取り込むことができます。トポグラフィカル・テクノロジはシノプシスが持つクラス最高の配置＆最適化テクノロジを活用しており、合成エンジン内部で正確なタイミング予測を可能にし、最終的なフィジカル・デザインとの極めて良好な相関性を実現します。トポグラフィカル・テクノロジは、合成時のワイヤーロード・モデルへの依存を排除し、代りにバーチャル・レイアウトを用いて正確なタイミング予測を行います。これにより、RTL設計者は実レイアウト後の回路タイミングや面積との相関性を劇的に向上させることができます。

Q5: トポグラフィカル・テクノロジは、パワーおよびテスト・シンセシスにも適用することはできますか？

A5: はい。トポグラフィカル・テクノロジは、フィジカル情報と実レイアウト後の正確なタイミング情報をRTL合成エンジン内部へともたらします。この情報は、タイミング、面積、パワー、テストをコンカレントに最適化する間、合成エンジンによって使用されます。この結果、論理合成工程とレイアウト工程の繰り返し作業を削減し、開発期間を劇的に短縮します。

Q6: シノプシスは、フィジカル・シンセシスから撤退するのですか？

A6: シノプシスが最近発表したIC Compilerには、フィジカル・シンセシスを配置・配線全体へと拡張し、結果品質を10%向上させるXPSテクノロジが搭載されています。新機能トポグラフィカル・テクノロジを提供するDesign Compiler 2005とXPSテクノロジを提供するIC Compilerを組み合わせることにより、RTL設計者とフィジカル設計者はより迅速な設計収束とより優れた結果品質を実現することができます。

Q7: Design Compiler 2005は、どのようにして相関性の向上を達成したのでしょうか？

A7: Design Compiler 2005は、実レイアウト後のタイミングと面積の正確な情報をRTL合成にもたらす革新的なトポグラフィカル・テクノロジにより、論理合成工程とレイアウト工程間のタイミングと面積の相関性の劇的な向上を達成しました。この達成には、フィジカル情報やフィジカル設計の専門知識、また従来のRTL合成手法の変更も不要です。

Q8: Design Compiler 2005は、どのような設計者に最適なのでしょうか？

A8: Design Compiler 2005は、RTL設計者に劇的な生産性の向上をもたらしました。新機能トポグラフィカル・テクノロジは、RTL設計者のために開発されたテクノロジであり、フィジカル設計の専門知識を必要とすることもなく、また合成手法の変更も不要です。合成中に、実レイアウト後のタイミングと面積を正確に予測することができるため、RTL設計者は実際の設計課題に集中し、より優れた結果品質をより早く達成することができます。これにより、開発コストの増加要因となる論理合成工程とレイアウト工程の繰り返し作業を排除し、開発期間を劇的に短縮します。

Q9: ワイヤーロード・モデルとは？

A9: ワイヤーロード・モデルは、統計的な遅延モデルで、ネット・キャパシタンスをファン・アウトの関数値として導き出しています。市販の各種論理合成ツールはこの遅延モデルを使用して、合成工程中にレイアウト後のネット・キャパシタンスを見積もります。Design Compiler 2005が提供するトポグラフィカル・テクノロジにより、Design Compilerは統計的ワイヤーロード・モデルへの依存から脱却しました。

Q10: Design Compiler 2005とGalaxyデザイン・プラットフォームとの関係は？

A10: シノプシスのGalaxyデザイン・プラットフォームは、RTLからGDSⅡまでを網羅する完全な収束ソリューションであり、Design Compiler, IC Compiler, およびサインオフ・ツール群で構成されています。Design CompilerはRTL合成で使用されており、IC Compilerはフィジカル・インプリメンテーションの全ての機能を提供しています。

コンシューマー主導のダイナミックなマーケットは、技術革新を生み、さらに、単に製品開発結果のみでなく製品開発コストも切り離しては考えられない重要な問題となるという状況をもたらしています。今や、RTL設計段階からシリコン実現までの開発フロー全体を通じて、タイミング、面積、パワー、シグナルインテグリティ、配線収束性、テスト容易化、歩留まりを、全て一貫してかつコンカレントに最適化できる体系的なソリューションが求められているのです。現在、Galaxyデザイン・プラットフォームは、世界中のお客様にご支持いただいているソリューションとなっています。実レイアウト後のタイミングを正確に予測することにより、新製品Design Compiler 2005はGalaxyデザイン・プラットフォームの一部として、開発コストの増加要因となる論理合成工程とレイアウト工程の繰り返し作業を排除し、開発期間を短縮します。

Q11: 価格と提供について

A11: 発表された新機能は、2005年9月よりDesign Compiler Ultraにて提供開始いたします。1年間のテクノロジ・サブスクリプション・ライセンス（TSL）で\10,727,325です。長期のご契約の場合は、年間当たりのライセンス料はさらにお安くなります。また、Design Compiler Expertをご利用中の既存のお客様には、アップグレード・パスをご用意しております。