ニュースリリース - 2005年5月24日

シノプシス、ワイヤーロード・モデルが不要な革新的RTL合成機能を発表

Q&A

Design Comipler 2005が、RTL設計者向けにレイアウト後のタイミングとの高度な相関性を実現

2005年5月23日 カリフォルニア州マウンテンビュー発 - 半導体設計ツールの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、Design Compiler 2005バージョンでRTL合成における最新の技術革新を実現したと発表した。これにより、ワイヤーロード・モデルに依存した従来の論理合成手法は終焉を迎えることとなる。Design Compiler 2005では、新しい革新的な“トポグラフィカル・テクノロジ”を採用しており、設計者は、RTL合成工程にあって実レイアウト後の回路タイミングと回路面積を極めて正確に予測できるようになった。タイミングの推定にワイヤーロード・モデルを用いる必要はない。RTL設計者のために開発されたDesign Compiler 2005は、その使用にあたってフィジカル設計の専門知識は必要とせず、従来の論理合成手法を刷新するものである。この新しいソリューションでは、実レイアウト後のタイミングの正確な予測が可能となるため、開発コスト増加要因となる論理合成工程とレイアウト工程の繰り返し作業を排除し、従来に比べて開発期間を短期化できる。Design Compiler 2005は、シノプシスのGalaxyデザイン・プラットフォームを構成するツールである。

IDT(Integrated Device Technology)社 シリアル・スイッチング部門 技術担当ディレクターのJeff Lukanc氏は次のように語っている。「Design Compiler 2005が提供する新しいトポグラフィカル・テクノロジから得られた成果には感銘を受けました。ワイヤーロード・モデルを用いることなく、タイミング設計結果は実レイアウト後のタイミング結果との誤差4%以内に収まっており、その相関性は9倍に向上しました。実レイアウト後の面積との誤差は1%以内で、その相関性は6倍に向上したのです。この革新的なテクノロジを用いることにより、設計のやり直しによるコスト増加を抑制し、開発期間を短縮できると期待しています。」

ARM社 技術担当副社長のKeith Clarke氏は、次のように述べている。　｢合成時の正確なタイミング情報は、お客様だけでなく当社のRTL設計者にとっても、大幅な生産性向上をもたらします。Design Compiler 2005リリースを用いることにより、ワイヤーロード・モデルを用いることなく、推奨されている合成フローの変更も行わずに、ARM1136JF-Sプロセッサにおける合成とレイアウト間のタイミング結果と面積の相関性を4倍も向上させることができました。｣

Design Compiler 2005が提供するトポグラフィカル・テクノロジにより、ユーザーはフィジカル設計の専門知識が無くても、RTL合成の段階で極めて正確な配線遅延見積もりを実現できるようになる。トポグラフィカル・テクノロジはシノプシスが持つクラス最高の配置&最適化テクノロジを活用しており、合成エンジン内部で正確なタイミング予測を可能にし、最終的なフィジカル・デザインとの極めて良好な相関性を実現する。ＲＴＬ設計者は、Design Compiler 2005により、論理合成フェーズにおいて本質的な設計その物に集中でき、最終的なフィジカル・インプリメンテーションに向けて最良のスタート・ポイントで設計を進められるため、その生産性を大幅に向上させることができる。Design Compiler 2005が提供するトポグラフィカル・テクノロジをGalaxyデザイン・プラットフォーム上のフィジカル設計ソリューションと併用することにより、収束性の高いRTL to GDSⅡフローを構築できるため、時間のかかる設計のやり直しを削減でき、開発期間の短縮を実現できる。

SGI社 フィジカル・デザイン・マネージャーのEric Fischer氏は、次のように述べている。「SGIのデザイン・メソドロジでは、フィジカル情報と実フィジカル・フロアプラン情報が非常に重要ですが、十分に早い段階で入手した上で論理合成実行時に活用するのは困難でした。Design Compiler 2005の新機能トポグラフィカル・テクノロジは、まさにこの問題に対するソリューションであり、我々の設計チームに取っては非常に価値のある機能です。合成時に正確なタイミング結果を予測する事ができるため、当社のRTL設計者は合成段階でデザインを大幅に改善できます。そのことが、レイアウト設計に向けたより良いスタートポイントに繋がり、タイミング収束を早めることに結びつくのです。我々は、設計者側が何のフィジカル情報を持っていなくても、Design Compiler 2005のタイミング結果予測が、実レイアウト後のタイミング結果との誤差1%以内であったことを確認し、確信いたしました。Design Compiler 2005は、それ自身、非常に価値の高いものです。これを是非とも我々のデザイン・メソドロジに統合したいと考えております。」

シノプシス　インプリメンテーション・グループ 上級副社長兼ジェネラル・マネージャー Antun Domicは次のように語っている「設計者は今日、極めて短期間で高度な競争力を持つ製品開発を余儀なくされています。設計者にとって、Design Compilerが提供する包括的な論理合成機能は、可能な限り短期間でタイミング、面積、消費電力、テスト設計といった設計目標を達成する為に無くてはならないツールとなっています。Design Compiler　2005が提供するトポグラフィカル・テクノロジにより、設計者は今や、ワイヤーロード・モデルやフィジカル設計の専門知識を用いることなく、極めて正確にレイアウト後のタイミングを見積もることができるようになったのです。シノプシスは、より高い設計生産性とより短期間での開発を可能にすることにより、最先端のRTL合成にさらに磨きをかけて参ります。」

シノプシスについて
Synopsys, Inc. は、IC設計向け電子設計自動化ソフトウェア（EDAツール）の世界的リーダである。複雑なシステムオンチップ開発を実現する、最先端技術を用いたIC設計プラットフォームと検証プラットフォーム、および製造ソフトウェアを世界中のエレクトロニクス市場向けに提供している。また、顧客の設計プロセスを簡素化し、その製品開発期間を短縮するために、設計資産（IP）やデザイン・コンサルティング・サービスを提供している。カリフォルニア州マウンテンビューに本社を置き、事業所は北米、ヨーロッパ、日本、アジアなど60ヶ所。詳細な情報は、http://www.synopsys.co.jp より入手可能。