ニュースリリース - 2005年3月14日

Q1: Galaxy IC Compilerとは？

A1: IC Compilerは、SoC設計向けの次世代フィジカル・デザイン・ソリューションです。フィジカル・シンセシス、クロックツリー・シンセシス、配線、歩留まり最適化、そしてサインオフ検証との高い相関性を1つのソリューションとして統合した、史上初のフィジカル・デザイン・ソリューションです。

シノプシスGalaxyデザイン・プラットフォームの中核ツールとして、IC Compilerは、ネットリスト入力からテープアウト可能なGDSⅡ出力までのフィジカル・インプリメンテーションの最も完全なサポートを提供し、包括的な設計収束ソリューションを実現しています。

Q2: Galaxyデザイン・プラットフォームにおいて、IC Compilerはどのような位置付けなのでしょうか？

A2: シノプシスのGalaxyデザイン・プラットフォームは、IC Compiler, Design Compiler, そしてサインオフ・ツール群で構成されており、RTLからGDSⅡまでをカバーする完全な収束ソリューションです。Design CompilerはRTLシンセシスで使用されますが、IC Compilerはフィジカル・インプリメンテーションに必要とされる全ての機能を提供します。

コンシューマー主導のダイナミックなマーケットは、技術革新を生み、さらに、単に製品開発結果のみでなく製品開発コストも切り離しては考えられない重要な問題となるという状況をもたらしています。今や、RTL設計段階からシリコン実現までの開発フロー全体を通じて、タイミング、面積、パワー、シグナルインテグリティ、配線収束性、テスト容易化、歩留まりを、全て一貫してかつコンカレントに最適化できる体系的なソリューションが求められているのです。現在、Galaxyデザイン・プラットフォームは、世界中のお客様にご支持いただいているソリューションとなっています。一方で、技術的な課題は常に複合的に増加し続けており、そのことが今回、このGalaxyデザイン・プラットフォームを発展させ、フィジカル・デザインの段階でのIC性能向上と設計生産性向上のキー・ソリューション IC Compilerを開発するために最先端企業各社がシノプシスと協業した背景となっているのです。

Q3: IC Compilerは、Physical CompilerやAstroの代替製品なのでしょうか？Physical CompilerやAstroは、今後どうなるのですか？

A3: 現在、Galaxyデザイン・プラットフォームのフィジカル・インプリメンテーションは、Physical Compiler, Astro, JupiterXTによって提供されております。このソリューションは、最も困難な設計に挑む世界中の設計者に使用されており、飛躍的な結果品質向上をもたらしています。IC Compilerは、このメリットを次のレベルに上げていくための一歩であると考えております。

シノプシスは、Physical CompilerやAstroのエンハンスメントに関しても今後もフルサポートを継続します。お客様のニーズによっては、次世代フィジカル・インプリメンテーション・ソリューションのIC Compilerへの移行をサポートさせていただきます。

Q4: IC Compilerが次世代フィジカル・デザイン・システムである理由は？

A4: 現行のソリューションは、個々のフィジカル・デザイン工程の単一実行環境への統合は実現しているものの、配置/クロックツリー・シンセシス/配線は切り離された個別工程として実行しなければならないという限界に直面しています。また、歩留まり最適化工程とサインオフ検証にも異なったステップを踏まなければならいけません。

一方、IC Compilerは、これらの分離を解消することにより、フィジカル・デザインを統合する独自のアーキテクチャを備えています。IC Compilerは、最適化テクノロジ、歩留まり向上、タイミング/SIサインオフの分野で革新的なテクノロジを提供します。そして、これらの革新的なテクノロジが、全ての工程を同時に収束できるコンカレント・フィジカル・デザインを実現するのです。IC Compilerのキーとなる革新的テクノロジはXPS（Expanded Physical Synthesis）テクノロジです。XPSテクノロジは、現行ソリューションのボトルネックとなっている配置/クロックツリー・シンセシス/配線間の壁を取り払い、フィジカル・シンセシスを全配置配線工程に渡って一貫して実行可能にしています。

Q5: IC Compilerが提供する主なメリットは？

A5: 設計者はIC Compilerを使用することにより、開発コストを抑えつつ、より高度な製品性能や、より幅広い製品の差別化を実現することができます。IC Compilerにこのようなメリットをもたらすのは、以下の3つの新機能です。

• 新機能XPSテクノロジにより、タイミング、面積、パワーの結果品質( Quality of Results)を劇的に向上。
• サインオフ検証に準拠したデザイン・クロージャにより、最も困難な設計においても最短期間（Time to Results）で開発可能。
• 統合された歩留まり向上テクノロジにより、開発コスト(Cost of Results)を低減

Q6: XPSテクノロジは、どのようにして結果品質（Quality of Result : QoR）を劇的に向上させたのでしょうか？

A6: 既存のフィジカル・ソリューションは、配線管理が（もちろん深刻な問題ではありましたが）今ほど重要視されていなかった1990年代後半に開発されました。現在は、配線レイヤの数が増加し、これらのレイヤにまたがって発生する抵抗のばらつきも2～3倍に増加、マクロの形で存在する配線禁止領域も10倍にまで増加しており、Via抵抗は配線そのものの抵抗の2～3倍となり、しかも複雑なクロックが多用されるようになっているため、配線管理全体を非常に不安定なものにしています。

既存のソリューションは、配置、クロックツリー・シンセシス、配線を別々に扱うように設計されていました。XPSテクノロジは、これらの設計段階の間にあった壁を取り除き、複雑な配線遅延に対応できる優れた視覚性を提供し、フィジカル・シンセシスを全配置配線工程に渡って一貫して実行可能にしています。このように、積極的な最適化を実行することができるため、設計結果の劇的な向上をもたらします。

Q7: サインオフ検証に準拠したデザイン・クロージャは、困難な設計における開発期間短縮（Time to results : TTR）をどのように達成しているのでしょうか？

A7: どのフィジカル・デザイン・ソリューションを選択するにしても、それを用いて実行したデザイン内容とサインオフ・ツールによる検証結果との相関性は、デザイン・クロージャの達成に極めて重要です。相関性を確実なものとするため、IC Compilerはライブラリ、制約、遅延計算、抽出、そしてリグレッション・テストまでも業界標準のサインオフ・ツールであるPrimeTimeやStar-RCXTと共有しています。

これを一歩前進させる形で、IC CompilerはPrimeTimeやStar-RCXTと直接リンクしており、最終段階でインクリメンタルな最適化を実行するための正確なサインオフ・データを提供することができます。このような、さらに直接的で予測性の高いパスにより、サインオフ・レベルの最終性能を達成することができます。

Q8: IC Compilerにおいて、開発コスト（Cost of Results : CoR）の低減を実現する歩留まり向上テクノロジは何ですか？

A8: 今日、歩留まり最適化はデザイン・クロージャ・プロセスの一部として考えなければなりません。もはや、デザイン・クロージャ後に実行するものではないのです。IC Compilerは、タイミング、面積、パワー、そして歩留まりを、統合されたフィジカル・デザイン・システムの一部として、同時に最適化するように設計されています。これにより、開発コストの低減を実現しつつ、最高品質の設計結果をもたらします。IC Compilerは、歩留まりを考慮したフィジカル・シンセシス、マルチ・モード/マルチ・コーナー最適化、パワーを考慮した配置、推奨配線ルール、via最小化とvia複数化、タイミングを考慮したワイヤ・スプレッディング､タイミングを考慮したメタル・フィル挿入、タイミング・クリティカルなエリアを考慮した配線、リソグラフィを考慮した配線、そして、より効果的なRET(Resolution Enhancement Technology)の適用を可能にするために設計者の意図をリソグラフィ工程へ渡す、といった多くの歩留まり向上機能を提供しています。

Q9: IC Compilerに含まれている機能は？

A9: IC Compilerは、比類なき設計結果品質や開発期間短縮を実現するための完全なフィジカル・インプリメンテーション機能を提供しています。

• 配置、クロックツリー・シンセシス、および配線を行うXPSテクノロジ
• デザイン・クロージャを実現するサインオフ検証準拠の最適化機能
• 歩留まりを改善する歩留まり最適化機能
• フィジカル・テスト機能
• 包括的な省電力設計サポート
• 階層/フラット フロアプランニング
• チップ・フィニッシング機能
• 自動マクロ配置
• パワー・ネットワーク設計
• 全体を通して、TCLをサポート
• PrimeTime型の解析機能
• 写真のように鮮明な視覚化を行うTruView

Q10: IC Compilerを最も有効に活用できるのは、どのようなデザインでしょうか？

A10: IC Compilerは、130nm以降のプロセス・テクノロジで実現する幅広いタイプの設計で活用することができます。最適化機能、生産性向上、そして歩留まり最適化における飛躍的な機能向上を提供しているため、我々は様々な設計を行っていらっしゃる設計者の方々に、IC Compilerへと移行していただき、IC性能の向上、開発コストの低減、そして開発期間の短縮などの点で高い競争力を発揮していただきたいと願っております。

Q11: 価格と提供時期は？

A11: IC Compilerは、2005年6月に一般提供開始予定です。IC Compilerの価格は、1年間のテクノロジ・サブスクリプション・ライセンス（TSL）で\137,922,750です。シノプシスの既存のフィジカル・インプリメンテーション・ツールをご利用中のお客様には、包括的なアップグレード・パスをご用意しております。

Q12: どのプラットフォームをサポートしているのでしょうか？

A12: IC Compilerは、Galaxyデザイン・プラットフォームがサポートしている全てのプラットフォームをサポートしています。これには、32ビットや64ビットのハードウェア・プラットフォームで動作するLinuxやSolarisといったOSも含まれております。