ニュースリリース - 2008年8月14日

シノプシス、DDRからDDR3までの全てのDDRをカバーするフルラインナップのSoC向けDDR IPソリューションを提供

1600Mbps対応のハイパフォーマンスDesignWare IP

2008年8月13日 カリフォルニア州マウンテンビュー発 - 半導体設計・製造ツールならびにIPの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、ハイパフォーマンスなDDR3やDDR2、DDRメモリ・サブシステムへのインターフェイスを搭載する必要のあるSoCデザイン向けに、実シリコンで実証済みのフルラインナップDesignWare DDR IPソリューションの提供開始を発表した。DesignWare DDR IPソリューションは、最大で1,600Mbpsのメモリ・システム・パフォーマンスを実現するソリューションである。1,600Mbpsは、JEDEC DDR3仕様の最大データ転送レートである。このソリューションは、インターフェイスIPのみならず、コンフィギュラブルなプロトコル・コントローラIPやメモリ・コントローラIP、I/Oも含めたミックスドシグナルPHY、検証用IPもあわせて提供する。DesignWare DDR IPファミリーが提供するのは、拡張性の高い統合ソリューションであり、これによって設計者は、製品開発リスクを削減できるだけでなく、デジタル家電機器、同オフィス機器、データセンター関連機器、ストレージといったアプリケーションの市場への製品投入にかかる期間を短縮できるようになる。

この包括的なDesignWare DDR IPファミリーは、“DDR3/2”、“DDR2/3-Lite”、“DDR2/DDR”という3つのIP製品ラインで構成させている。これらは全て、シノプシスのシリコン・テストチップによって実証と特性評価を行っており、二世代にわたるDDR SDRAMに対応している。

• DDR3/2 IPは、転送速度1,600Mbpsという最高パフォーマンスのインターフェイスを必要とする設計ニーズに応える製品である。IPの中にスキューやインピーダンスなどに対する調整機能を充分に備えているため、高速なデータ転送レートを持つインターフェイスを容易にSoC上に実装できるようになる。
• DDR2/3-Lite IPは、面積や必要機能を最適化したIPソリューションであり、DDR2やDDR3のSDRAMを使用するシステムで、最大1,066Mbpsの転送速度を提供する。このIPは、現段階ではDDR2を使用する前提で開発を進めているSoCにとっては理想的なソリューションである。将来、DDR3の方が価格が安くなった場合には、そのSoCデザインに修正を加えることなくDDR3に移行できる。
• DDR2/DDR IPは、最大1,066Mbpsの転送速度を持っており、130nm/90nm/65nmの主要なプロセス・テクノロジに対応している。

DesignWare DDR IPは、DRAMコンポーネントやDIMM（Dual In-line Memory Module）のインターフェイスの実装に必要な柔軟性を設計者に提供する。例えば、DDR3 DIMMとのインターフェイスに必須となるwrite/readレベリングのサポートなどである。またSoCの品種は多岐にわたり、そのメモリ・インターフェイスのコンフィギュレーションも、それぞれのSoCで独自のものになる。そのような多様性に対応するために、DesignWare DDR IPは、DRAMインターフェイス幅、DRAMランクの数、シグナルI/Oの数に対して割り当てるパワーI/Oの数、そのSoCパッケージに必要なI/O配置などのカスタマイズが可能になっている。

それぞれのDesignWare DDR IPファミリーは、コンフィギュラブルなプロトコル・コントローラIPやメモリ・コントローラIP、PHY、検証用IPもあわせて提供できる完全なソリューションとなっている。他のDDRコントローラ・ソリューションとは異なり、シノプシスのDesignWare DDR IPファミリーは、設計者に二つのデジタル・コントローラ・ソリューションを提供している。DesignWare DDRメモリ・コントローラは、最大32個のオンチップ・バス、最低限要求される水準を満たすようにそれらのバスをアービトレーションする機能、メモリ・トランザクション・スケジューリングの最適化をサポートできる。DesignWare DDRプロトコル・コントローラは、効率的なDDR制御と手順の伝達を行う独自機能を搭載しているため、設計者はカスタム・メモリ・スケジューラの最適化とインプリメントに集中できる。そしてこれらのデジタル・コントローラを補完するのが、これらとの統合を前提にハード化されたPHYである。これらのPHYは、アプリケーションに特化したI/O、DLL、その他のPHYロジックで構成されているため、DRAMインターフェイス全体としてのタイミング・バジェットを厳守しつつ、SoC設計フローを通じたタイミング収束が容易になる。

Montage Technology社の上席副社長であり、JEDEC JC-42 Memory Committee(注1）のチェアマンでもあるDesi Rhoden氏は次のように語っている。「複雑なSoCを開発している設計者にとって、全ての世代のDDRインターフェイスへの対応はトップ・プライオリティの問題です。シノプシス社は、DRAM標準化委員会に積極的に参加されていますので、次世代のDRAM製品に先行して、それらのDRAMが市場に登場するタイミングやその性能目標にマッチしたメモリ・インターフェイスを開発することができます」

(注1）メモリに関する世界標準仕様を策定する業界団体

シノプシス IP＆サービス　シニア・マーケティング・ディレクター John Koeterは次のように述べている。「当社では、当社が持つアナログIPとデジタルIP双方に関する専門技術を活用し、多岐にわたるアプリケーションに固有の仕様を満たすためにカスタマイズできる様々なシリコン実証済みDDR IPを提供しています。これによって、開発リスクを抑えつつ、より早いデータ転送レートを持つSoCのタイミング収束が可能になるのです」

出荷時期
DesignWare DDR3/2、DDR2/3-Lite、DDR2/DDRの各IPソリューションは、既に提供を開始している。DDR PHY IPは、130nm/90nm/65nmの主要なプロセス・テクノロジで提供中である。詳細情報の入手、ならびにシノプシスがどのようにしてIPの検証を行っているかを確認できるシノプシスDDRラボ・バーチャル・ツアーに関しては以下を参照。

http://www.synopsys.com/jp2/IP/InterfaceIP/DDRn/Pages/default.aspx

DesignWare IPについて
シノプシスは、SoC開発に欠かせない高品質かつシリコン実証済みのデジタル/ミックスドシグナルIP群ならびに検証用IP群を広範囲にわたって提供している。シノプシスはコネクティビティIPのリーディング・プロバイダでもあり、USB/PCI Express/SATA/Ethernet/DDRといった業界で広く採用されているプロトコルを実装するための最も包括的なIPソリューションを提供している。シノプシスは、コネクティビティIPに留まらず、シリコン完成前の段階でソフトウェア開発を開始するために必要となるバーチャル・プラットフォームを作成するためのSystemCベースのトランザクション・レベル・モデル群も提供している。DesignWare IPは、信頼性の高い開発手法、品質確保のための巨額の投資の所産であるだけでなく、包括的な技術サポートとともに提供されているため、設計者は、IP統合リスクを最小化し、最終製品の市場投入までにかかる期間を短縮することができる。詳細情報はhttp://www.synopsys.com/designwareより入手可能 。