ニュースリリース - 2008年4月1日

シノプシス、Design Compiler Topographicalテクノロジを拡張 -- 配線密集の的確な予測と削減を実現

Design Compiler Graphicalにより設計期間を短縮。開発スケジュールの予測精度を向上。

2008年3月31日 カリフォルニア州マウンテンビュー発 - 半導体の設計・製造ツールならびにIPの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、最新の論理合成ソリューションDesign Compiler Graphicalをリリースしたと発表した。これにより、RTL設計者は、詳細配線の段階で発生する配線密集の問題を回避し、SoCのインプリメントにかかる期間を短縮できるようになる。Design Compiler Graphicalは、回路の密集部分で発生するホットスポットを設計段階の早期に予測し、密集部分のビジュアル表示機能を提供し、その部分の最適化により密集度を軽減する。これは業界初の論理合成ソリューションである。フィジカル設計の実施よりも早い段階で配線により引き起こされる問題を予測し、視覚化し、軽減することにより、論理合成とフィジカル設計のやり直しを大幅に削減でき、開発プロジェクトにかかる期間/労力/コストを劇的に減らすことができる。

Dune Networks社 フィジカル設計部門責任者のShahar Even-Zur氏は次のように語っている。「Design CompilerのTopographicalテクノロジにより、当社の設計生産性は大きく向上しました。Design Compiler Graphicalを用いれば、RTL合成の段階で配線密集を自動的に削減できることが実証されました。Design Compiler Graphicalによりインプリメントにかかる期間をさらに大幅に短縮できるでしょう」

世界各国の設計者は、これまでDesign CompilerのTopographicalテクノロジを用いることにより、タイミング/面積/パワーなどの点で、IC Compilerが実行するフィジカル設計結果との相関関係を確保することができ、設計を迅速に収束させることができるようになった。しかし、仮にそのデザインが求められている性能仕様をすべて満たしていたとしても、配線密集が激しい場合は、そのデザインに上手く配線を施すのは非常に困難な作業となる。そのため、設計期間は長期化し、論理合成と配置配線の工程間で手戻りが何度も発生することになりかねない。

このような設計のやり直しは、特に大規模なデザインでは長期化が著しく、また非常に厄介な作業となるが、シノプシスの新しい論理合成ソリューションDesign Compiler Graphicalを用いれば、以下のような機能により、このやり直しを回避することができる。まず、Design Compiler Graphicalは密集部分の解析を行ってレポートを提供し、さらに視覚的に表示してくれるため、設計者は回路上の密集部分を容易に特定できる。次に、その結果を元に、論理合成時に密集部分を軽減する最適化を実行できる。これによって、論理合成以降のフィジカル設計を、より良質なデザインをスタートポイントとして開始できることになる。まず最初に密集部分を的確に予測し、設計段階の早期で配線時に発生しうる配線密集の問題を予防することにより、RTL合成からフィジカル設計までの設計フローの結果予測性と効率を高めることができる。その結果、開発プロジェクトのスケジュールを週単位で短期化できる。

シノプシス　インプリメンテーション・グループ担当上級副社長 兼 ジェネラルマネージャーのAntun Domicは次のように語っている。「半導体業界では、より多くの機能をSoC上に詰め込むために、より小さなプロセス・ジオメトリを積極的に採用するようになっています。そのため配線密集の問題が、設計上の深刻なボトルネックとなって浮上しているのです。この問題に対処するため、シノプシスはDesign Compilerの論理合成技術であるTopographicalテクノロジをさらに進化させ、当社のお客様がタイミング/面積/パワーなどの点でフィジカル設計後の結果との高い相関性を確保することによるメリットを享受できるようにしました。Design Compiler Graphicalをすでに使用されたお客様の間では、配線密集の予測と削減を自動化することにより設計期間をさらに短縮することに成功されています」

Design Compiler Graphicalは、Design Compiler Ultraのアドオン機能として提供を開始している。