ニュースリリース - 2006年12月12日

STARC、新しい65nmプロセス設計メソドロジに -- シノプシスのDesign Compilerトポグラフィカル･テクノロジを採用

最新のSTARCAD-CELメソドロジにより、日本の主要半導体企業のLSI開発期間を短縮

2006年12月11日 カリフォルニア州マウンテンビュー発 - 半導体設計ツールの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、株式会社 半導体理工学研究センター（STARC）が、同社の65nmプロセス向け設計フロー（プロジェクト名：Eagleフロー）に、シノプシスのDesign Compilerの提供するトポグラフィカル・テクノロジを採用したと発表した。この設計フローは、同社のSTARCAD-CELメソドロジの一部で、シノプシスのGalaxyデザイン・プラットフォームをベースに開発されている。トポグラフィカル・テクノロジにより、設計の早期段階で、レイアウト後のタイミング、消費電力、面積などのチップ性能が正確に予測可能になるため、設計者はRTL合成の段階でチップ性能に及ぼす問題箇所を特定し修正できるようになる。トポグラフィカル・テクノロジは、RTL合成とフィジカル・レイアウトの間で発生する時間のかかる設計やり直し作業を削減して設計収束を実現する。このため、設計者は性能目標を迅速に、そしてより効率的に達成できるようになる。

STARC 開発第１部 部長　執行役員 西口信行氏は次のように語っている。「迅速かつ効率的に設計を収束させていくためには、論理合成結果とそのレイアウト後の結果の相関性が高いことが重要です。当社の65nmプロセス向け設計フローにトポグラフィカル・テクノロジを組み込むことにより、非常に厳しい動作スピードと低消費電力を両立させつつTATを1/11に短縮できました。トポグラフィカル・テクノロジは、Galaxyデザイン・プラットフォームの一部であるため、最新のSTARCAD-CEL RTL to GDSⅡ設計メソドロジに組み込む作業も非常にスムーズに進みました。」

Galaxyデザイン・プラットフォームをベースに開発されたEagleフローは、設計生産性の向上のみならず、テスト設計、階層クロックプラン、低消費電力設計といった先進機能を数多く提供している。前世代の設計フローと比較してTATを1/11に短縮するために、STARCは、Design Compilerのトポグラフィカル・テクノロジをSTARCAD-CELメソドロジに導入した。このメソドロジには、フィジカル・インプリメント・ソリューション IC Compiler、テストデータ圧縮合成ツールDFT MAX、セル・ライブラリ・モデリングに用いるCCSライブラリ・フォーマット、業界標準のタイミング・サインオフ・ソリューションPrimeTime SIも導入されている。

Design Compilerのトポグラフィカル・テクノロジは、革新的で、テープアウト実績で証明された実証済みの合成テクノロジであり、Galaxyデザイン・プラットフォームのフィジカル・インプリメント・テクノロジを活用して内部配線遅延を抽出できる。この遅延データに基づきDesign Compilerソリューションは、タイミング、テスト性、面積などのフィジカル･レイアウト後の結果を、論理合成の段階で予測可能になるのである。また、トポグラフィカル・テクノロジは、クロックツリー合成テクノロジにより、フィジカル･レイアウト後の消費電力を見積もることができる。

シノプシス　インプリメンテーション･グループ　ジェネラルマネージャー兼上級副社長のAntun Domicは次のように述べている。「Design Compilerのトポグラフィカル・テクノロジは、世界各国のお客様に急速に採用されています。なぜなら、このテクノロジによってお客様の設計生産性が目覚しく改善するからです。日本では多くの設計企業がSTARC様の開発したメソドロジを活用していますが、今後はSTARC様のSTARCAD-CELリリースに含まれているトポグラフィカル・テクノロジを用いることによるメリットも享受できるようになるのです。」

STARCは、日本の主要な半導体企業各社による研究開発団体であり、最先端のSoC設計メソドロジを開発している。