ニュースリリース - 2006年7月28日

シノプシス、2006.06リリースによりIC Compilerをさらに強化

歩留まり、低消費電力およびテスト容易化機能を向上

2006年6月26日 カリフォルニア州マウンテンビュー発 - 半導体設計ツールの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、シノプシスの次世代配置配線ソリューションIC Compilerの最新バージョン2006.06をリリースしたと発表した。2006.06リリースでは、デザインプランニング機能の統合に加え、フィジカルテスト、低消費電力設計、コンカレントなマルチコーナー/マルチモード最適化、および歩留まり最適化設計技術が強化されている。IC Compilerは2005年6月に発表されたが、この最新バージョンのリリースに見られるように、この次世代ソリューションは進化し続けている。発表以来IC Compilerはコスト重視の180nm/130nm設計から、パフォーマンス重視の65nm設計まで幅広いデザインで採用されてきた。来月サンフランシスコで開催されるDesign Automation Conference（DAC）では、主要なカスタマーによるテープアウト事例の発表が予定されている。

シノプシス　インプリメンテーション･グループ　ジェネラルマネージャー兼上級副社長のAntun Domicは次のように述べている。「IC Compilerは、多岐にわたるデザインを手がけ、新しいテクノロジを率先して採用してきた最先端の企業の皆様から強い支持を得ています。シノプシスは、フィジカル設計、最適化、サインオフおよびDesign for Manufacturing（DFM）の分野において常に最先端の技術を提供してまいりました。そしてIC設計の更なる効率化を実現するために、これらの技術をIC Compilerに統合しました。2006.06リリースにより、最先端技術の提供を継続し続けると共に、IC Compilerをさらに差別化します。」

2006.06リリースでは、配置、クロックツリーおよび配線などと同じフィジカル・インプリメンテーションの環境下でフラットなフロアプランの生成と調整が可能になる。これらの機能は、フロアプランニング、高品質な自動マクロ配置および自動パワーネットワーク・シンセシスと解析など、すでに幅広く採用されているJupiterXTの実証済みテクノロジがベースとなっている。これらの機能の統合により、グラフィカル・ユーザー・インターフェイス、タイミング解析、配置およびグローバル配線機能が共通化され、フロアプランニングの品質を向上し、開発期間を短縮できる。

また、2006.06リリースでは、低消費電力設計、製造テスト、および歩留まり設計(DFY)の機能も強化されている。マルチ電圧のリークパワー最適化やMTCMOSパワー・ゲーティングを用いたリークパワー管理機能が向上している。パワー領域の仕様を表現する新しい構文も追加され、シノプシスLibertyライブラリ･フォーマットの拡張により、MTCMOSのパワーモデリング機能も向上している。さらに、DFT Compiler MAXを用いたRTLベースのスキャン・シンセシスを可能にするSCANDEFベースのインターフェイスが追加され、配線混雑を軽減し配線性を向上するスキャンチェーンのリパーティショニングとリオーダリングにも対応している。DFMの分野では、マルチパタン・ビア最適化、タイミングドリブンなワイヤ・スプレッディングおよびメタルフィル、そしてクリティカルエリア解析など設計段階で歩留まりへの影響を見積もるための機能が追加されている。これらの新機能には、タイミングドリブンの冗長ビア、メタルフィルおよび詳細配線後のハーフピッチ・ワイヤスプレッディング機能が含まれる。また現在は限定された顧客向けではあるが、露光のホットスポットの修正機能も追加されている。

現在では、多くの最先端デザインが異なる複数のファンクショナル・モードで動作する必要がある。さらに、ディープサブミクロン設計では、複数のプロセス・コーナーに跨ったキャラクタライゼーションが必須となる。これらの要因により、マルチモード/マルチコーナーでコンカレントな最適化を可能にする機能が求められている。IC Compilerの最新リリース2006.06には、この機能が搭載されている。また、スタティックタイミング解析ツールPrimeTimeと奇生容量抽出ツールStar-RCXTをインクリメンタルに実行して得られる正確なサインオフデータを用いることにより、最先端デザインのサインオフ収束を設計の早い段階で可能にしている。これらの機能を組み合わせて使用することにより、マルチモード/マルチコーナー最適化とサインオフ収束をコンカレントに実行可能にし、最先端設計の生産性を大幅に向上することが可能になる。

IC Compiler 2006.06リリースは、すでに出荷を開始している。

IC Compilerについて
IC Compilerは、シノプシスの次世代配置配線ソリューションである。IC Compilerは、フィジカル・シンセシスを配置配線の全工程に渡って実行可能にし、サインオフ環境下での設計収束を可能にすることにより、優れた設計品質と設計期間短縮を実現する。現在のソリューションは、配置/クロックツリー・シンセシス/配線を切り離された個別工程として実行しなければならないという限界に直面している。IC CompilerのExtended Physical Synthesis (XPS) テクノロジは、フィジカル・シンセシスを配置配線の全工程に渡って実行可能にすることにより、これらの個別工程の間に横たわる壁を取り除く。また、統合されたTclベース・アーキテクチャを持っているため、シノプシスの最高のコア・テクノロジ群との連携ならびに機能向上を実現している。IC Compilerは、次世代の設計に必要とされる全ての機能、すなわちフィジカル･シンセシス、配置、配線、タイミングやSIの最適化、消費電力削減、テスト容易化設計、歩留まり最適化を兼ね備えた完全な配置配線ソリューションである。