ニュースリリース - 2006年4月26日

NVIDIA, シノプシスのDesign Compilerのトポグラフィカル・テクノロジを採用

設計結果の予測性、製品の市場投入にかかる期間の短縮、導入の容易性などの主要なメリットを享受

2006年4月24日カルフォルニア州マウンテンビュー発 - 半導体設計ツールの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日グラフィック・プロセッサー技術の世界的なリーディング・カンパニーである NVIDIA社がシノプシスの Design Compiler Ultraの提供するトポグラフィカル・テクノロジを採用したと発表した。これにより、同社は次世代グラフィック・プロセッサの競争力向上と市場投入までにかかる期間の短縮を目指す。トポグラフィカル・テクノロジにより開発初期段階で、タイミングや面積などの主要なデザイン特性を正確に予測できるようになるため、NVIDIA社の設計者はフィジカル設計を容易にする良質なネットリストを合成できるようになる。結果として設計生産性が大幅に向上し、設計のやり直しを削減できるため、製品の市場投入にかかる期間を短縮できるようになる。

NVIDIA 社のハードウェア開発担当ディレクターDan Smith氏は次のように述べている「 我々は、Design Compilerのトポグラフィカル・テクノロジはより優れた合成手法だと実感しています。 フィジカル・インプリメンテーション結果との相関性が高く、合成ツールとフィジカル設計ツール間でのデザインのやり直しを削減できるからです。トポグラフィカル・テクノロジは容易に我々のデザインフローに組み込むことができ、配置完了後のデザインとのタイミングと面積の誤差が3～6％以内という高い相関性を実現できます。付け加えて、このテクノロジにより配置・配線の密集度を緩和できます。DC Ultra2005.09バージョンでは、これらの機能はさらに改善されており、我々は次世代のデザインにこのテクノロジを活用する事に決めました。」

Design Compilerのトポグラフィカル・テクノロジは、シノプシスの先進の配線アルゴリズムと最適化アルゴリズムを活用して実行されるため、従来型の配線負荷モデル（ワイヤーロード・モデル）に基づいた合成手法に頼ることなく、正確なタイミングと面積の情報を合成エンジンにインプットすることができる。その結果、論理合成後とフィジカルデザイン後のタイミングと面積の相関関係は非常に高くなり、RTLデザイナーにとっては設計段階後期で発生する問題点の予見性が高まり、合成とフィジカル・レイアウトの間で発生するコスト高につくデザインのやり直しを削減できる。

シノプシス　インプリメンテーション・グループ上級副社長兼ジェネラル・マネージャー　Antun Domicは次のように述べている。「トポグラフィカル･テクノロジはDesign Compilerの性能をタイミング/面積/パワー/テストの最適化へと拡張する技術であり、RTL to GDSⅡデザインフローにおける設計結果の予測性を従来手法に比べて格段に向上させます。NVIDIAのようなマーケットリーダーは、この技術が厳しい設計目標と開発スケジュールを達成するのに必要不可欠な要素であると認識しています。」

シノプシスについて
Synopsys, Inc. は、IC設計向け電子設計自動化ソフトウェア（EDAツール）の世界的リーダである。複雑なシステムオンチップ開発を実現する、最先端技術を用いたIC設計プラットフォームと検証プラットフォーム、および製造ソフトウェアを世界中のエレクトロニクス市場向けに提供している。また、顧客の設計プロセスを簡素化し、その製品開発期間を短縮するために、設計資産（IP）やデザイン・コンサルティング・サービスを提供している。カリフォルニア州マウンテンビューに本社を置き、事業所は北米、ヨーロッパ、日本、アジアなど60ヶ所。詳細な情報は、http://www.synopsys.co.jp より入手可能。