功率感知測試：克服DFT和測試中的功耗挑戰

在測試過程中保留設計的功能性功耗意圖(power intent)，並維持在晶片功率預算(power budget)之內。

為了滿足人工智慧(AI)、自動駕駛和資料中心等前瞻應用的算力需求，積體電路(IC)的尺寸不斷增加，而晶片的總功耗也隨之成長。儘管製程節點縮小了電晶體(transistor)的尺寸和工作電壓(operating-voltage)，但功率規模擴展並未跟上電晶體尺寸的擴展速度。如圖1所示，這一現象使得晶片的總功耗多年來持續增加，預計在未來十年仍然會持續成長。

設計人員運用不同的低功耗設計技術，例如多電壓域、閘控功率域、時脈閘控、動態電壓與頻率縮放(frequency-scaling)等，以實現晶片的低功耗運作，使其在功能模式(functional mode)下保持在功耗預算之內。這些技術通常由IEEE 1801功耗意圖(power-intent)統一電源格式(UPF)規範，並通過使用圖2所示的幾種多電壓單元來執行。低功耗設計技術和功率限制對於積體電路的可測試性設計(DFT)實施和製造測試有顯著影響。

設計團隊透過採用功耗感知測試解決方案來解決這些挑戰。該解決方案提供功耗感知DFT和功耗感知自動測試向量生成(ATPG)功能。

隔離單元被運用於訊號橫跨不同功率域的設計中。如果在測試期間需要使某些功率域處於非活動狀態，隔離單元可確保活動功率域的測試訊號與邏輯能夠獨立於非活動功率域運作。功耗感知DFT工具應該能夠採用類似上述電壓電平轉換器的技術，以最大程度地減少隔離單元的需求數量。另一種有效減少多電壓單元需求數量的方法則是重複使用測試邏輯功能路徑中的單元(如圖6所示)。

透過測試壓縮邏輯中的硬體，可以在切換期間根據個別向量(per-pattern)選擇性地關閉掃描鏈，更進一步地減少切換次數。在此方法中，ATPG工具考量其對測試指標和功耗的影響來確定載入到功率位移控制(shift power control, SPC)鏈中的禁用值(disable value)，以控制掃描鏈切換，如圖10所示。

隔離單元被運用於訊號橫跨不同功率域的設計中。如果在測試期間需要使某些功率域處於非活動狀態，隔離單元可確保活動功率域的測試訊號與邏輯能夠獨立於非活動功率域運作。功耗感知DFT工具應該能夠採用類似上述電壓電平轉換器的技術，以最大程度地減少隔離單元的需求數量。另一種有效減少多電壓單元需求數量的方法則是重複使用測試邏輯功能路徑中的單元(如圖6所示)。

在測試的擷取階段，確保全速時序脈衝(at-speed clock pulse)引起的峰值切換與設備的功能切換規格保持接近相當重要。時脈閘控是在設計功能運作期間，最能有效控制功耗的技術之一。由於在全速測試的擷取階段相當於功能操作期間的幾個時脈週期，因此同樣的時脈閘控也可以用於降低測試期間產生的功耗。功耗感知ATPG工具可以在設計分析期間提取(extract)時脈閘控結構，並配置邏輯以選擇性禁用時脈閘控，從而滿足功率和測試要求。

總結來說，隨著功耗持續成為晶片設計過程中一個越來越重要的因素，低功耗設計技術被用以滿足晶片功能運作期間的功率限制。這需要測試方案在設計的DFT實作過程中，保留功能性功耗意圖，並產生在測試期間能夠遵守晶片功率預算的測試向量。對於下一代晶片設計而言，設計人員必須採用支援功耗感知DFT實作的功耗感知測試解決方案，以符合SoC的功率要求。此外，該解決方案還必須具備功耗感知ATPG功能，以優化測試功率、成本和品質。