PPA(V)：使用變動式工作電壓優化效能功耗比

高效能運算 (HPC)持續推動先進製程節點PPA挑戰極限

高效能運算(HPC)是半導體產業中成長最快的設計領域之一，可支援廣泛的應用，包括雲端資料中心、人工智慧、行動運算、自駕車等。雖然這個領域持續為實現最高設計效能而努力，但功耗因素可能會限制許多應用領域的設計效能。例如，能源和冷卻成本會直接影響資料中心的盈利，而對於手機則必須在效能與電池壽命之間謹慎取得平衡。

因此，除了既定的效能、功耗與面積(PPA)標準外，效能功耗比已成為HPC設計品質的最優先考量之一，並致使技術重點以及設計功耗優化方法的變革。

另一方面，為求實現最佳的效能功耗比目標，HPC設計採用最先進的FinFET製程製造。創新的「鰭式」(fin)對電子流有卓越的控制效果，但相較於同等的平面結構，雖然能實現更快的切換與更低的漏電流，但完成一次切換則需耗費更多功率。此外，用於HPC設計的運算密集型工作負載也會導致幾乎不間斷的切換，進而使功耗分佈將大量地受到動態功耗主導。這項分量(component)顯示電晶體在各狀態間切換時所消耗的功率。

動態功耗優化的新機會

完成一次切換的功耗主要來自電晶體的閘極電容器(FET)。根據下圖1(左)所示的功耗方程式，在相同頻率下，功耗與閘極電容呈線性關係，但與工作電壓的平方值成正比。

既有的動態功耗優化技術以減小電晶體的尺寸為目標，這會直接導致閘極電容降低。然而，降低工作電壓對於降低動態功耗具有更高的潛力。如下圖2(右)所示，7奈米FinFET設計的個案研究顯示，僅是降低5%的工作電壓，就能使動態功耗降低9%。

過往：電壓決策與設計優化，八竿子打不著

以往的半導體設計環境中，工作電壓(V_dd)代表一個經演繹且獨立於生產設計環境的因素。這個過程涉及晶圓代工廠在電晶體裝置層級上進行分析，伴隨對一小部分單元(cell)的內部模擬，藉此確定合理的最小工作電壓範圍。然後，這些預先確立的工作電壓將驅動所有設計的技術庫特性、設計優化與簽核收斂程序的變革。

如下圖3所示，優化效能功耗比的設計人員會針對不同效能目標進行多次運行，以探索預設電壓內的解決方案合宜範圍。

在設計流程中進行自由電壓探索

電壓與時序回應之間的非線性關係，將使線性電壓插值(voltage interpolation)的部署受限於兩個緊密間隔(closely spaced)的更高標準電壓資料庫之間。2017 年，PrimeTime^® 時序簽核解決方案建立經代工廠認證的先進電壓調節技術，可在廣泛範圍的任何電壓水平上進行準確分析。如下圖4所示，其可在寬間距之間或較低電壓水平下實現準確簽核的電壓調節效果。

PPA(V) 優化：於設計優化過程中引入電壓作為變量

Fusion Compiler^TM RTL-to-GDSII解決方案以及IC Compiler II^TM超融合佈局佈線解決方案是業界唯一在實作以及PPA 優化期間，部署新思科技最受信賴的黃金簽核解決方案的數位設計解決方案。其獨一無二的Signoff Fusion技術能在實作環境中無縫啟動PrimeTime 時序簽核解決方案、PrimePower RTL-to- signoff功耗分析以及StarRC^TM寄生析出(parasitic extraction)簽核分析引擎，以實現準確的時序、功耗及互連RC指導，包括 PrimeTime 時序簽核解決方案的先進電壓調節技術。

在設計優化過程中引入電壓作為變量，讓Fusion Compiler RTL-to-GDSII解決方案以及IC Compiler II佈局佈線解決方案能夠擴展效能功耗比解決方案的合宜範圍。藉由調整工作電壓並同時推動更高的效能、更低的功耗以及更小的面積，優化引擎可在單次優化運行中，對工作電壓水平進行本機(natively)探索，且不必進行以往在運行電壓掃描時所需的昂貴外部迭代。

在具備固定頻率目標的設計流程中，變動式工作電壓提供了進一步的探索機會，透過較低的工作電壓直接降低動態功耗，藉以降低總體功耗並同時盡量減低漏電與對面積造成的影響。如下圖6(左)所示，在5奈米HPC設計中，降低14%的工作電壓將可使總體功耗降低26%，同時又能滿足相同的頻率目標.。

在具備固定總體功耗目標的設計流程中，變動式工作電壓可免除先前為尋找可能的最高頻率所需的頻率和電壓掃描。如圖7(右)所示，優化引擎可於本機探索電壓範圍並於單次運行中找出最佳可能的頻率，而這在時間與資源的雙重限制下將難以實現。

PPA(V) 簽核：於設計分析與簽核中引入電壓穩健性

電壓優化開啟了PPA優化的契機，提升PPA曲線，並提高SoC設計的效能功耗比。其創新的本機電壓掃描擴展優化解決方案的空間探索，可在較低的工作電壓下實現最佳的效能功耗比。

降低工作電壓除了顯著提升效能功耗比，同時也消除了固定電壓設計流程無形中產生的過多裕量(margins)。此外，先進製程節點中較高單元及功耗密度也需要較複雜的工作電壓降壓分析以及裕量分析方法，以避免與壓降(voltage drop)相關的設計失敗問題。

PrimeShield^TM設計穩健性解決方案擴展 PrimeTime時序簽核解決方案的核心技術，並引入本機電壓分析功能來因應這個挑戰。有別於根據時序裕量報告關鍵時序路徑的靜態時序分析，這種新的分析方式是依據新指標「電壓裕量」(voltage slack)來回報關鍵路徑。如下圖8所示，這項新指標顯示出可滿足時序所要求路徑的每一單元或每一路徑最小壓降。

結語

隨著半導體產業，尤其是HPC設計領域不斷推出更佳的效能功耗比，Fusion Compiler RTL-to-GDSII解決方案以及IC Compiler II佈局佈線解決方案的電壓優化功能，皆以新思科技的黃金簽核分析解決方案為基礎，於優化期間將工作電壓引入作為一項變數，以此提供一種差異化路徑，有效提升先進製程節點設計的效能功耗比。

PrimeShield設計穩健性解決方案的電壓裕量分析是基於相同的核心基礎。新的分析指標使設計人員能夠有效查明造成電壓穩健性瓶頸的原因，提升電壓裕量效率，並找出可直接精細微調工作電壓的機會。

新思科技獨特的Fusion設計平台(Fusion Design Platform^TM)構建於單一的 RTL-to-GDSII資料模型之上，提供全程電壓優化及收斂方法，替要求最為嚴刻的半導體領域實現最佳的效能功耗比成果。