實現更快的工程變更命令處理時間

為多個市場分類設計晶片的設計團隊為求能夠向客戶提供先進又具特色的產品，會持續不斷制定各種艱巨的目標；而為了達成目標，團隊也積極突破先進節點設計的效能、功耗與面積(PPA)的極限。

在PPA極限的推展過程中，最關鍵的部分在於「合成到實作」週期(synthesis-to-implementation cycle)。而在這晶片設計週期，大多數設計團隊會使用新思科技的數位設計系列(Synopsys Digital Design Family)，包括Synopsys Design Compiler或Synopsys Fusion Compiler產品。設計團隊通常希望利用所有可用的高度複雜功能，例如重定時(retiming)、multibit banking、進階數據路徑優化等，藉以實現最佳成果品質(QoR)。能擁有快速、可預測的SoC設計週期，則是客戶們為能滿足銷售時機縮短，而努力實現的關鍵競爭優勢。

對於設計團隊而言，他們也須要能夠快速因應頻繁、預期之外以及最後一刻才出現的暫存器傳輸邏輯(RTL)功能改變的能力。這些改變通常以功能工程變更命令(ECO)實施，過程中RTL會被凍結，且於後期階段進行合成與佈局佈線。ECO是修復功能驗證錯誤或增加關鍵新功能時必需的指令。

相較於重新設計晶片，ECO能節省時間與成本，因此是更好的選擇。但通常ECO在設計週期的後期才會發生，且可能牽涉到極高的複雜度；意味著ECO可能會影響序列 (sequential)、狀態機(state machines)、時脈重設路徑等。因此，對於自動化工具的需求顯而易見。

總括來說，現有自動化解決方案大多在ECO RTL就緒至完成ECO的過程中，會遇到以下限制：

• 僅支援網表流程，使用者被迫執行ECO合成步驟以進行修補。由於合成過程有時需要好幾天的時間，因而將大大影響處理時間(TAT)。
• 施加限制，換言之就是ECO合成必須以與原始合成完全相同的方式重現，以盡可能減少兩個網表之間的優化差異。由於需要大量自訂設置以進行合成重現，這也會影響到處理時間。
• 上述兩個步驟若有任何不一致，都將可能導致工具產生出結果不正確且成效不彰的修補，並將導致多次人工返工(iteration)以取得正確修補。
• 最後，由於擔心上述情況一次全部發生，設計人員將不使用合成優化並犧牲掉QoR。
  

此解決方案採用革命性方法，結合利用Synopsys Formality Equivalence Checking和來自Design Compiler或Fusion Compiler解決方案本身具有的合成技術。

此時Formality ECO 解決方案會先比較原始和ECO RTL，利用結構分析功能識別並區分代表ECO的改變區域。其中的「find_equivalent_net」功能可跨越模組和flop的界限，並定位找出網路邊界。這種方法有助於將取得ECO RTL改變所需的最小ECO區域隔離出來。

然後將這些區域發送至Design Compiler或Fusion Compiler 解決方案執行「針對性合成」(targeted synthesis)。這本質上是一種ECO感知智慧合成過程，只會合成改變的區域。實際上，確實沒有必要完成整個ECO的合成。針對性合成可準確凸顯並僅合成受ECO影響的模組內部區域。另外，其合成過程是在整體設計限制的背景下所執行的智慧彙編，可支援所有需要的優化，進而排除犧牲QoR的問題。如此一來，生成的ECO可確保功能正確性。

Formality ECO技術經過證明，能夠提供快上10倍的TAT，減少5倍的修補，並可在廣泛應用領域中支援並實現設計的最大QoR (圖3)。