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由人工智慧驅動的設計應用
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AI測試：超越傳統DFT架構
大規模、高度平行的AI處理器晶片尺寸對設計和測試方法產生顯著影響
現今有越來越多的應用程式開始部署人工智慧 (AI) 系統以提升傳統系統的自動化功能。AI系統不斷增加的運算需求促使設計者開發出大規模、高度平行的AI處理器晶片。它們的大尺寸及應用類型對其設計和測試方法產生顯著的影響。要將數以千計的重複核心以及IP整合到單一系統單晶片(SoC)中，需要新的設計測試(DFT)架構和方法，才能夠最大化晶片測試品質，同時將測試成本降到最低。此外，用於安全關鍵(safety-critical)應用的AI晶片，如自動駕駛，需要最高品質的製造測試，以實現低於百萬分之一缺陷率(DPPM)的目標，並且需要DFT結構來確保晶片在系統操作期間正確且安全地運作。然而，在設計中加入此類DFT邏輯會進一步增加本身已經很龐大的晶片尺寸。
對於AI晶片設計來說分層測試方法是個理想的選項。它採用分治法(divide-and-conquer)，將設計分割成更小的層級分區進行DFT簽核(sign-off)，其中包括以下內容：DFT插入、測試模式設定、測試向量生成和驗證。一個AI設計可以包含多層次的階層，每個階層都有重複的DFT分區，而每個分區根據圖1所示的DFT架構可以是單核心或者是一組核心。採用分層測試(hierarchical test)方法，僅需要對每個獨特的層級分區進行一次DFT簽核，並在所有複製實例中重複使用。正如圖2所示，同樣的過程在每個層級重複進行，以完成整個設計的DFT簽核。在完成分區層級的DFT之後，相應的測試模式設定和測試向量會被移植到晶片層級，以啟動自動化測試設備(ATE)應用。
圖1：傳統的AI晶片在不同層級顯示DFT分區。
圖2：分層測試可支援DFT簽核並能在每個分層級別上重複使用。
這種方法最顯著的優點之一是顯著提高生產力和降低運算資源需求。這是因為，針對每個獨特的分區，DFT簽核任務可以獨立運作，也能和其他分區同時來執行；同時，使用的運算機器比水平式DFT簽核小很多，如圖3所示。
圖3：利用分層測試方法提高生產力和降低計算資源需求。
一般來說，AI測試需求常常會與嚴格的功耗、性能和面積(PPA)需求相衝突。藉由離散的測試流程產生的DFT邏輯在忽略其對物理設計(PD)的影響下被添加到設計電路中；而且在物理設計流程中，DFT邏輯如同其他功能邏輯一樣會被分析以進行實作。 在物理設計實作技術中這種缺乏 DFT 邏輯的認知，通常會導致整體設計(使用者加上 DFT 邏輯) PPA 目標降級，或是在達成設計收歛上造成重大的延遲。在某些情況下，需要改變 DFT 架構來解決這些問題。在AI設計的情況下，這種PPA 目標降級現象會變得更加明顯，因為在核心中實作一個略遜一籌的DFT邏輯，經過在成千上萬個核心之間複製後會變得更複雜，嚴重影響整個晶片的PPA。
圖 4：具有獨立的DFT和物理設計流程的過時、離散的測試流程。
對於這些大型且複雜的AI晶片而言，不難理解如同DFT架構與方法對於達成測試目標的重要性一般，物理感知(physically-aware) DFT的實作，對於最小化物理設計並達到最佳的功耗、效能與面積(PPA)也是至關重要。因此，AI晶片設計者必須部署能同時解決最佳DFT架構與最佳實作雙重挑戰的測試技術。
有效並且高效率的測試解決方案必須優化DFT邏輯的物理實作，以體現適合AI設計的測試方法和架構的全部優勢。除了支援分層化測試外，先進的DFT技術需將DFT與物理實作引擎整合到一個針對物理感知設計與DFT實作的縝密流程中。這類測試解決方案使用的重要技術包括：針對DFT邏輯進行目標性的邏輯與物理優化，例如測試壓縮區塊自動分配放置、DFT邏輯智慧繞線、重組測試壓縮連接、時脈網路優化等。
圖 5：壅塞優化的高掃描壓縮 (熱圖)。
位置感知測試點(Location-aware test points)，用於改善繞線和減少測試向量的數量。
圖 6：傳統測試點與具有位置感知的測試點。
基於位置的掃描鏈元素排序以減少壅塞。
圖 7：不含實體資訊和具有實體資訊的掃描單元串接的壅塞對比。
隔離包覆插入期間以引腳位置為基礎的物理感知包覆元件(wrapper cell)。
為了實現高品質、低成本的AI晶片測試，挑戰日漸增加，解決方案中必須包括物理感知的DFT實作，以實現理想架構、節省時間和最佳化PPA。應用與當今實作技術脫節的離散式DFT技術和流程，會導致較差的成效或需花費更大量的努力來彌補。為能滿足當今設計和測試團隊日益增長的期望，需要先進的測試技術以解決DFT和物理實作所面臨的挑戰，並將其設為共同目標。
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