實現大型 SoC 與 AI 架構可測試性設計(DFT)的實用方法 (二)

DFT 的挑戰和要求

由於 2.5D/3D 裝置的測試要求從裸晶層級延伸到了封裝層級，因此它們產生了全新的可測試性設計 (DFT) 挑戰。傳統上，系統層級測試 (SLT) 可用於測試裸晶和記憶體元件，但如果將這些元件整合在單一封裝上，則該系統的測試將會從 SLT 轉移至製造測試。除了這些裝置的 DFT 解決方案外，單一裸晶的測試品質也非常重要。這是因為最終產品的良率主要取決於元件裸晶的良率，多晶片封裝中只要有一個裸晶有缺陷，就會造成整個封裝的缺陷。全新的 2.5D/3D chiplet 設計需要先進的測試工具，例如 Synopsys TestMAX，來提供完整且高品質、從晶片到封裝層級的測試解決方案。這些設計的 DFT 策略制定，大致上是為了解決兩種挑戰：

• 裸晶可存取性和測試資料傳輸架構
• 多晶片(multi-chiplet)封裝的測試

裸晶可存取性和測試資料傳輸架構

大型單裸晶中的引腳(pin)非常容易存取，以取得掃描和測試組態資料 (測試設定、記憶體 BIST、邏輯 BIST 等)。由於在相同封裝上整合了多個 chiplet 和 HBM 堆疊，許多引腳只用於裸晶/堆疊間通訊，且無法於封裝層級上存取，因而降低了裸晶可存取性和能夠用於測試的引腳數量。基於這種限制，我們需要利用高效率的測試資料傳輸機制，透過具有更高可存取性引腳的主要裸晶來存取和測試特定裸晶。

圖 3 為 2.5D 封裝 (包含中介層和封裝基板) 的測試資料傳輸結構範例。IEEE Std. 1838 定義了一種機制，利用由封裝 TAP 引腳驅動的主要和次要測試存取埠 (test-access-port, TAP) 介面，將測試組態資料傳送至堆疊的裸晶 (以藍色表示)。同樣的，從彈性平行埠 (flexible parallel port, FPP) 到裸晶內掃描網路的掃描資料傳輸路徑則以黑色表示。FPP 是 IEEE Std. 1838 所定義的埠，用以將掃描資料傳輸到堆疊中的裸晶。在圖 3 中，FPP 可設定成將掃描資料發送到裸晶 1 或裸晶 2。針對 3D 設計，會透過將 PTAP-STAP 結構延伸到堆疊的方式，將測試組態資料傳至所有裸晶。在掃描測試中，會在整個堆疊內利用 FPP 來測試或略過(bypass)裸晶，如圖 4 所示。

多裸晶封裝的測試

本節會以 2.5D 設計的角度，探討多裸晶封裝所需的測試；相同的概念會再套用到 3D 設計。大型單裸晶所需的測試是眾所周知的，然而，由於多晶片封裝具有更多擴展性設計功能 (例如裸晶之間的互連、不同的介面協議、封裝上的記憶體堆疊等)，因此需要額外的測試。以下是利用 HBM 實現之 chiplet 式 AI 設計所需的關鍵測試類型：

• 裸晶級(die-level)測試
• 封裝級(package-level)裸晶測試
• 裸晶對裸晶(D2D)測試
• HBM測試

裸晶級測試

如前所述，多晶粒產品的良率主要取決於元件裸晶的良率，因此各裸晶在整合在一起之前必須先通過測試。裸晶級測試使用層階(hierarchical) DFT 和 ATPG技術來處理具有重複處理單元的大型 AI 設計。層階簽核區塊(hierarchical sign-off block)經辨識後，掃描和測試組態圖型(configuration pattern)會由區塊層級傳送到裸晶層級。本文也討論了具有循序邏輯壓縮(sequential compression)功能的先進測試結構，與過去掃描資料傳遞和測試組態機制架構技術相比的優勢。

封裝級裸晶測試

元件裸晶一旦整合到單一產品中，其運作條件就會發生變化而導致暫態缺陷(transient defect)，因此需要在封裝層級上單獨測試封裝中的裸晶。針對掃描網路，封裝級測試結構會連接到裸晶級測試結構，而後者會進一步連接到核心級測試結構；TAP網路也是如此。這種網路整合方式會將裸晶級測試圖型從裸晶層級移動到封裝層級，然後重複使用這些測試圖型來進行封裝級裸晶測試。此流程類似於晶片層級的層階測試，其中核心圖型會移轉到裸晶層級。

裸晶對裸晶 (D2D) 測試

Chiplet 式產品主要會使用三種不同類型的 D2D 互連：(a) 基於PHY之高頻寬互連、(b) 非 PHY 式互連和 (c) 與測試相關的互連。基於PHY 之互連 (如圖 7 所示) 可作為適用於chiplet 間高速訊號的高頻寬介面 (HBI)。HBI 的邏輯中通常具有測試用的內建自測試 (BIST) 機制，可以運用 IEEE 1500 或 IEEE 1687 進行控制。所有適用於裸晶間功能性路徑的非 PHY 式互連，都需要裸晶封套暫存器 (Die Wrapper Register, DWR)，以便在內部測試模式下隔離其他裸晶，並且在外部測試模式下啟用裸晶對裸晶互連測試。在核心層級中相對應的流程，則是在層階測試實作隔離封套。DWR 由 IEEE 1500 控制，如圖 7 所示。針對裸晶上連接封裝級引腳的功能性 I/O，可以利用 IEEE 1149.1，透過 PTAP 驅動的邊界掃描暫存器 (boundary-scan registers, BSR) 來進行測試。裸晶間與測試相關的互連 (例如封裝層級的 PTAP-STAP、測試結構或測試 I/O) 不會進行明確的測試。

HBM 測試

HBM 由高密度 DRAM 記憶體模組的 3D 堆疊和選擇性的基本邏輯裸晶組成。HBM 中的記憶體模組會連接到基本邏輯裸晶中的 PHY，該 PHY 則會與處理裸晶上的 PHY (圖 7 中的裸晶 1) 通訊。若要測試 HBM 堆疊，則必須使用由 IEEE 1500 控制的 HBM 測試控制器 (HTC) 來攔截該路徑。