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由人工智慧驅動的設計應用
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追求卓越、精益求精：利用單一整合的平台強化3DIC設計生產力
摩爾定律或許已無法如過去提供可預測的電晶體成長級數，而體積規模持續縮小的元件尺寸又帶來日益增加的挑戰，但現在已有擴增元件設計規模的新興科技登場—「三維晶片」(3DIC)就是其中一例。透過將矽晶片或晶粒以垂直方式堆疊在一個單獨封裝的設備中，3DIC能夠同時提供性能、功耗以及覆蓋面積等方面的優勢。
3DIC與它的前輩2.5D IC在諸如人工智慧(AI)、5G基礎設施、資料中心、大型網路系統以及高效能運算(HPC)等關鍵應用領域，都驅動顛覆性的創新。這種晶片的尺寸正顯著增大，並能將上述那些本質看似不同的應用領域相互連結，因此它們將面臨管理相關成本與良率方面的業務挑戰。另一個根本的挑戰是，單一矽晶片已達物 理極限，無法容納高度運算密集型應用程式所需的所有邏輯電路、記憶體與IO元件。
在滿足以最低功率產生最高效能方面，3D架構是截至目前為止最理想的解決方案。3DIC允許極端、異質及同質的整合，因此能夠提供2D架構所缺乏的密集化(densification)及可擴展性(scalability)，適合用於支援運算密集型的工作負載。近來，如行動應用這類高度受限於元件外形，同時又被更高運算效能所驅動的應用，也都在使用3DIC。
事實上，晶片設計人員都在努力實現每立方毫米單位下的最佳效能、功耗及面積(PPA)，所以3DIC有望更加普及。現在就讓我們在這篇文章中探討3DIC所帶來的設計挑戰。
3DIC設計收斂的挑戰
晶片架構從2D 過渡到3D，並不是建立多個系統單晶片(SoC)，再將它們一股腦堆疊在一起那樣簡單。在 2DIC 的領域中，設計人員習慣使用一套既定且熟練的方法、工具與流程來開發SoC。而到了3DIC的時代，他們希望能將類似於2DIC的方法及流程應用於3DIC的設計及驗證流程。這種心態導致設計人員在高度分散的環境下建立2.5D及3DIC的設計；而這環境的特徵是以大量單點工具(point-tool)解決方案，以及利用五花八門卻效率低的方式互相連結。試想一下，如同2.5D矽中介版(silicon-interposer-based)多晶粒設計(multi-die design)中相對較單純的方面。時至今日，為了建立最佳的系統整合架構，設計人員仍被迫執行需高度仰賴人工手動的評估作業，以確定如何在每一晶片上放置IP，並確認放置相關的微凸塊(micro bumps)及穿透矽通孔(through-silicon vias, TSV)的最佳位置。如果缺乏綜合分析及相關回饋，這項任務將極度繁瑣又容易出錯。隨著3DIC擴展到上億(甚至更多)可能的相互連結，您將發現這種方法很快就變得不切實際且效率不彰，更重要的是，非常容易導致失敗。而上述只是整個設計流程中的一個面向。簡言之，面對這些日益複雜的設計，在設計探索、設計實作及簽核(signoff)分析等不同工具之間來回切換，是一種不具有擴展性的運作方式。
「晶片架構從2DIC 過渡到3DIC，不是建立多個單晶片系統，再將它們一股腦堆疊在一起那樣簡單。」
另一項考量因素則是整體設計流程中架構、設計、實作、IP建立/整合、封裝等不同團隊之間的工作流程效率。例如在傳統的2DIC領域中，將設計完成的晶片傳遞給封裝團隊是相對簡單的步驟。然而，到了3DIC領域，由於最終的設計可能無法滿足更嚴格的封裝要求，這個階段可能需要在不同團隊間更多次數的往返。
而各團隊間的往返，很大程度上得視系統層級的優化情形而定。在2D及3DIC的情況中，最終取決於晶片設計人員在架構層級能否提取設計的最大效能。如今，雖然傳統2D SoC的抽象級別(level of abstraction)已從電晶體發展到IP層次，但對於 3DIC而言，其抽象級別則為小晶片(chiplet)層級。這些小晶片可能使用不同的製程且有著各式不同的功能，因此為了滿足性能目標，小晶片設計的優化將更具挑戰性。一組完整的系統可能包含低功耗記憶體IP、SerDes區塊、運算矩陣與其他零組件。當然，一旦堆疊完成，這一切還必須能妥善地協作順利運作。
因此，封裝決策應以整體系統的效能目標為依據，並將最終堆疊晶片時的邊界及連接等因素納入考量。或許2.5D封裝是最理想的，亦或是 3D，也可能是兩者混合的型式，沒人說得準。但顯而易見的是現在我們有一個可以讓不同團隊之間順暢工作、提升生產力與成果品質的良機。
3DIC架構更凸顯出散熱管理以及測試方面新的技術挑戰。在散熱方面，用於連結晶粒的TSV會導致橫向熱能分佈不良以及造成更多的散熱需要；一旦處理不當，它們都將影響系統的效能表現。而從測試的角度來看，由於測試工具僅能觸及底部裸晶(die)，因此需要一種能夠識別整體堆疊式晶片中故障點的可測試性設計(design-for-test)。
單一的3D設計超融合收斂環境
各式可供使用的單點工具僅能解決3DIC 複雜設計中一小部份的問題，同時產生具大的設計回饋迴路(feedback loops)而讓設計無法在及時的時間內收斂到最佳的解決方案。在多晶粒的環境中，我們必須同時分析並優化整個系統。對個別單一的裸晶進行功耗及散熱分析不足以應付所有問題。我們須要一個更有力且效率更高的解決方案，也就是一個能夠整合系統層級的訊號、功耗與散熱分析至單一緊密結合解決方案的統一平台。
新思科技透過3DIC Compiler，為多晶粒整合提供一個集3D視覺化、路徑搜尋(pathfinding)、探索、設計、實作、驗證及簽核於一身的單一超融合收斂平台(hyperconvergent environment)。而該平台建立在新思科技通用且高擴展性的Fusion Design Platform數據資料模型之上。因此，其可在提升效率的同時擴展容量與效能，以支援裸晶間(inter-die)高達數十億的相互連接。這個平台更藉由全套自動化功能來減少迭代次數，並提供電源完整性、散熱以及雜訊感知(noise-aware)優化。新思科技已與Ansys合作，使用3DIC Compiler為Ansys® 晶片封裝協同模擬工具提供設計支援，以全面性地分析訊號與功耗完整性。
新思科技的 3DIC Compiler透過「以矽優先」(silicon-first)的方法，讓晶片設計人員不必再重新定位傳統單點工具以使其適應多晶粒整合或構建特定的複雜流程。3DIC Compiler的使用者報告指出，在先進製程節點上的多晶粒晶片上，它在設計生產能力方面具有顯著優勢，設計週轉時間(turnaround times)可從數月縮短為數小時。
總而言之，因應多晶粒晶片於設計融合收斂的挑戰，我們需要透過一種不同於使用非融合收斂(non-convergent)、無法相互結合的單點工具及流程的設計方法。未來對於訊號、功耗完整性以及散熱分析的要求，將隨著這些垂直堆疊裸晶的發展而增加，因此我們必須使用單一的整合環境來處理整個系統。因此，面對人工智慧與高效能運算等運算密集型應用，未來3D-IC也日顯重要，因為人們將需要一個能用於多晶粒系統設計與整合的「以矽優先」整合平台，以期可以可減少3D-IC 的設計迭代次數並加速設計收斂。