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2025 年會有 50% 的新型 HPC 晶片設計採用多晶粒設計
數十年來單晶片一直是科技進步的動力。但，如同工業革命中那些老舊機器終會被更有效率、更強大的機器所取代一樣，半導體產業如今也正處於類似的革命浪潮上。
以多晶粒(multi-die)和小晶片(chiplet)為基礎的設計，可將多個專用晶片整合在一個封裝中或垂直堆疊積體電路，提供的性能和靈活性遠超過單晶片，能夠支援高效能運算 (HPC) 和 AI 驅動工作負載的海量處理需求。然而，追求這些先進的晶片設計需要雄厚的資金和最先進的研發能力。
直到現在。
多晶粒技術、工具、流程和IP已迅速成熟。工程專業知識不斷發展，晶圓廠產能也持續擴張。考慮到這一點，我們預估2025年，會有50%的新型HPC晶片設計將採用2.5D或3D多晶片。
多晶粒入門指南
本指南提供可成功進行多晶粒設計的基本訊息，包括：
- 優勢和動機
- 新項目的關鍵考慮因素和指南
晶圓廠正蓄勢待發迎接 2.5D 和 3D 多晶粒設計浪潮
將 2.5D 和 3D 多晶粒設計推向市場，需要的不僅僅是研發，還需要高頻寬、低延遲互連 (3DIO)、具有足夠產能的先進製程工藝，以及先進的設計工具和 IP。
諸如 UCIe(通用小晶片互連)之類的開放產業標準日趨成熟，有助於簡化和增強異構晶片集之間的連接，同時降低風險並縮短設計週期。UCIe 在高效能運算 (HPC)、人工智慧 (AI)、資料中心和邊緣應用中日益普及，帶動對 2.5D 和 3D 多晶粒設計的顯著需求。
除了先進互連技術的成熟和普及之外，晶圓廠也正在為即將到來的2.5D和3D多晶粒設計浪潮做準備，包括提供更高密度凸塊和更高性能的全新製造流程；額外的封裝、中介層和整合選項則提供成本和架構靈活性。產能的提升意味著更多設計和原型能夠推向市場。
先進的多晶粒設計工具和 IP
最先進的設計解決方案，是開發這些尖端晶片不可或缺的。新思科技始終處於 2.5D 和 3D 多晶粒創新的前沿，我們全面且可擴展的多晶粒解決方案，包括設計自動化工具和 IP，能夠：
- 早期架構探索
- 快速軟體開發與系統驗證
- 高效率的晶片/封裝協同設計
- 穩健的晶粒對晶粒和晶片對晶片的連接性
- 改善製造流程和可靠性
值得一提的是，我們的 3DIC Compiler 是業界唯一適用於 2.5D 和 3D 多晶粒設計的探索到簽核平台，已獲得所有主流晶圓廠的認證，支援可行性探索、多晶粒分區以及針對原型設計和佈局規劃的晶圓製造技術篩選。這促成實現以分析驅動的設計(包括先進封裝和晶片到晶片佈線)，並具備黃金簽核驗證功能。
3DIC Compiler 也與以 AI 驅動系統分析與優化解決方案 3DSO.ai整合。藉由這些整合解決方案，可有效提升系統在熱完整性、訊號完整性和電源網路設計等方面的效效能與結果品質。
我們還提供最高效能、最低延遲、最低功耗和最小面積的 晶粒對晶粒IP解決方案，包括 UCIe 和專有控制器、實體層裝置 (PHY) 以及驗證 IP。以UCIe為基礎的 IP 符合最新的 UCIe 規範，而專有的晶粒對晶粒 IP 可提供 40Gbps 效能、最高的晶粒邊緣(die-edge) 設計效能和功耗效率、低延遲，並支援標準和先進的封裝技術。
我們的 2.5D 和 3D 多晶粒解決方案已協助客戶在不同的晶圓廠製程中實現多項矽晶成功案例。客戶採用率及晶圓廠產能持續成長，同時3DIO 標準也日趨成熟。
基於這些原因以及其他原因，我們相信在 2025 年，至少一半的全新 HPC 晶片設計將採用 2.5D 或 3D 多晶粒設計。