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多晶粒的健康與可靠性：新思科技和台積公司展示UCIe進展
雖然多晶粒(Multi-Die)設計這種可將異質和同質晶片整合到單一封裝中的方法，有助於解決與晶片製造和良率相關的問題，正受到越來越多IC設計者青睞，但它同時帶來了一系列必須解決的複雜性和變數。其中，如何確保採用多晶粒架構的元件，在整個晶片生命週期中的健康和可靠性，是一個特別關鍵的議題。這個議題涉及對每個單獨晶片進行測試和分析、晶片之間的連接性，和整個多晶粒封裝的測試和分析。
多晶粒入門指南
本指南提供可成功進行多晶粒設計的基本訊息，包括：
- 優勢和動機
- 新項目的關鍵考慮因素和指南
新思科技處於多晶粒設計創新前沿，最近與台積公司合作，展示了兩個晶片透過高速UCIe介面進行通訊的成果。新思科技的監控、測試與修復(MTR)矽智財(IP)透過顯示製造和多晶粒訊號互連的健康狀況扮演著核心角色。
本文將探討確保多晶粒品質和可靠性的獨特挑戰、IC設計人員為何需要全面的監控、測試和修復解決方案，還有新思科技、台積公司正在採取哪些措施，協助IC設計人員解決問題。
訊號互連監控、測試和修復的需求
隨著半導體變得越來越複雜，把多個異質或同質晶片整合在單一封裝中的情況越來越常見，在晶片或小晶片(Chiplet)之間實現有效且可靠的通訊互連的需求，正快速增加。UCIe規範已將晶片間訊號的互連標準化，並促進了Chiplet之間的高速通訊。然而，這些訊號互連的高速特性需要進行嚴格的監控、測試和修復，以確保在晶片的整個生命週期中，能實現無縫通訊。監控信號完整性對於確保訊號互連的整體健康狀態十分重要。基於演算法的嚴格測試可以在鄰近的高速資料傳輸通道中，發現不同類型的開路(opens)、短路(short)和串擾(Crosstalk)問題。同樣重要的是，能夠在製程(Process)、電壓和溫度等不同範疇中，累積增強任何修復特徵，以涵蓋不同的使用案例。
為透過UCIe實現晶片對晶片的訊號連接，設計師必須解決幾項關鍵的多晶片健康挑戰，包括：
- 窄間距(narrow pitch)：UCIe-advanced封裝內部連接的間距，即其連接點之間的距離，通常在25~55微米之間。當晶片製造完成後，對這些微凸點進行探測是非常困難的。這需要一種嵌入式功能，能夠進行自我測試，而不是依賴探針測試。
- 只能使用UCIe的Mainband和Sideband：通常，除了Mainband和Sideband兩種通道外，並沒有其他可用於單獨晶圓級測試的設計測試(DFT)埠。
- 高速訊號完整性：由於UCIe通訊的高速特性，維持訊號完整性變得具有挑戰性。持續監測UCIe PHY參數以便及時檢測和糾正問題是必要的。
- 冗餘與修復：為了提高品質、可靠性和產量，需提供備用訊號連接來實現冗餘。在發生故障的情況下，這些備用元件可以替換有缺陷的元件，確保通訊不中斷。
- 環境變異性：訊號內部連接在不同環境條件下(例如溫度和電壓)可能表現出不同的行為。需要對在多種條件下運行的訊號連接進行測試和維修，以確保其穩健性。
多晶粒健康與可靠性的全面解決方案
新思科技的MTR IP解決方案中，包含以下幾個組件，可協同工作，以便對多晶粒設計進行全面的健康檢查：
- 專用任務模式信號完整性監控：這是由嵌入於UCIe高速互連通道中的訊號完整性監視器(SIMs)組成，能持續監控訊號完整性，並提供有關晶片間通訊通道健康狀況的即時回饋。
- 內建自我測試(BIST)演算法：這些確定性演算法可檢測訊號先進的互連故障類型，包括由於窄間距和高資料傳輸速率而訊號可能發生的互連間串擾。
- 累積修復：UCIe-advanced具有冗餘通道以實現修復。每136條主通道會有12條額外的冗餘通道，而對於Sideband，則是四條主通道搭配四條備用通道。這種冗餘對於在不影響整體系統性能的情況下修復故障的互聯網路至關重要。利用冗餘通道，MTR使用內建的冗餘分析(BIRA)演算法來進行硬修復，並將修復資料累積存儲在E-Fuse中。
- 高速存取和測試(HSAT)以及通過高速介面進行的自動測試圖樣生成(ATPG)：HSAT功能有助於存取隱藏模式晶片，允許通過功能介面進行自適應的高帶寬測試，這可以縮短測試時間，並藉由降低針腳數量和減少測試硬體而節省成本，使測試能夠貫穿整個矽片的生命週期。
新思科技MTR IP方案可以應用於不同的晶片生命週期場景：在單個晶粒層級，可確保單個晶粒的健康狀況；在多晶粒層級，尤其是在製造堆疊時特別重要；在開機模式下，確保每次用戶在現場啟動設備時都會進行MTR；以及在即時任務模式下提供更深入的即時健康檢查。前兩者最適用於像台積公司這樣的代工廠，後兩者則適用於一般代工廠的客戶。
基於UCIe的多晶粒技術發展
在Chiplet Summit上，新思科技展示了在台積電N3E和CoWoS-S中介層(interposer)的UCIe PHY IP首次通過晶片驗證的最新成就。此外，新思還分享了兩個晶片透過高速UCIe晶片對晶片介面和標準GPIO介面進行通訊的結果。
在第一個結構配置中，新思科技的MTR IP在兩個Synopsys UCIe IP之間提供互連可靠性、測試和維修功能。在第二個配置中，SLM MTR IP支援IEEE 1838測試存取基礎架構，允許晶片內的通道測試。
這兩種配置都支援在每個晶片內部全面執行監控、測試、除錯和維修功能。在隨機邏輯區塊，利用了Synopsys HSAT和SEQ IP技術；在嵌入式記憶體區塊，則使用SMS 技術；在UCIe區塊，內建了SHS和MTR IP。這涵蓋了晶片堆疊前和堆疊後的製造階段、現場開機階段和定期任務健康監控。這項設計展示了如何在多晶片堆疊的整個晶片生命週期中使用上述功能，而且即便是針對堆疊中的晶片，也不會損失覆蓋範圍或造成測試向量增加(Pattern Inflation)。
實現對多晶粒封裝健康和可靠性的承諾
新思科技致力於協助客戶推動半導體技術的應用領域，並在整個矽晶片生命週期中提供具有最大製造良率和穩健性的多晶片設計。新思科技針對基於UCIe的多晶片設計所提供的SLM MTR IP解決方案，就是這一承諾的見證。該解決方案為監測、測試和修復晶片間訊號互連提供穩健的框架，而且可以在晶片生命週期的所有階段，從設計階段、試產階段到生產階段和現場運行階段中加以利用。