別讓X成為阻礙 Logic BIST 的問題

當積體電路 (IC) 或晶片應用於汽車、醫療和航太等安全攸關的地方時，一旦發生故障，就可能會導致災難性的後果。這些故障可能肇因於生產測試中未檢查出的晶片缺陷，或者是在系統運行期間，因作業環境等因素而發生的暫態故障。為了避免此類故障，IC 需要嚴格的生產測試來實現低於百萬分之一的缺陷率 (DPPM)，也需要進行系統內測試(in-system test)，以確保晶片能符合 ISO 26262 標準所定義的系統運作過程中的功能安全需求。IC 設計人員通常會根據先進的故障模型，例如單元認知、路徑延遲、轉換測試等，來產生掃描測試向量圖型(scan test patterns)，以達到優良的測試品質目標，並加入 Logic BIST 等可測試性設計 (design-for-test, DFT)進行系統內測試。

Logic BIST 是系統內測試的關鍵 DFT 元件，用於測試設計中記憶體以外的其他邏輯部分。有別於利用自動測試設備(ATE)，藉由掃描測試引腳(scan test pin)加載測試向量圖型的掃描測試，Logic BIST 利用偽隨機向量圖型產生器 (pseudo-random-pattern-generator, PRPG) 在晶片上產生測試模型，測試向量的結果透過多輸入移位暫存器 (multiple-input-shift-register, MISR)累加，成為一個特定簽章符號 (signature)。MISR 簽章會與晶片上或晶片外的預存的簽章符號進行比較，以確定測試狀態是「通過」還是「失敗」。除了高測試覆蓋率的要求之外，由於攸關安全性的應用IC 系統內測試必須要在晶片功能性作業期間執行，因此其測試時間必須很短。影響 Logic BIST 測試時間和覆蓋率的主要因素之一，是設計中產生未知 (即 X) 模擬值的路徑，因為 X 會破壞多個測試模型或測試間隔中累積的 MISR 簽章符號。這個問題會導致測試覆蓋率降低，或者需要增加更多測試向量圖型，以滿足測試覆蓋率需求，因而導致測試時間增加。標準的 Logic BIST 解決方案需要完全沒有 X的設計(X-clean design)，才能避免這個問題。

造成X 出現在設計開發週期不同階段的原因有很多，包括電路設計還未被模擬驗證、沒有設計初始化，以及在靜態時序分析(STA)中未考量到的時序路徑。在常規 Logic BIST設計中，設計人員可以藉由變更設計來消除 X，或者在測試模型產生期間對掃描鏈(scan chain)採用遮罩法 (masking) 來處理 X，但後者可能會影響設計進度或對測試品質造成影響。為了在進入佈局佈線流程之前消除 X，設計人員通常會選擇更改設計而非掃描鏈遮罩法，因為在這個階段更改設計的周轉時間比較短 (如圖 1 所示)。然而，在佈局佈線完成之後，隨著時序資訊增加，新的 X 通常也會出現。如圖 2 所示，在這種狀況下，設計人員被迫要作出取捨，是要更改設計或重新設計而導致進度嚴重延誤，還是採用掃描鏈遮罩法而導致測試品質下降。在矽後 (post-silicon) 階段，未知的邏輯值還會帶來更嚴峻的挑戰。在現今激進的設計和技術節點之下，因複雜的故障模型、時序邊緣性和作業參數變化等因素，要預測在矽後階段出現的未知數值幾乎是不可能的任務。如圖 3 所示，由於在晶片中無法進行設計變更，因此唯一的選擇就是採取掃描鏈遮罩法，犧牲測試覆蓋率和測試時間。基於這些因素，設計人員若使用標準 Logic BIST，就必須犧牲設計進度或測試品質。