超越人類極限—藉由AI 驅動的優化技術更快速地實現設計目標

半導體元件實作流程，說穿了就是為了能實現功率、效能、面積 (PPA) 或這些屬性組合的最佳化。在電子設計自動化 (EDA) 工具中，實作流程的歷史演進全部圍繞著如何提升自動化程度、縮短迭代循環和減少迭代次數，以更少的資源更快速的收斂到 PPA 目標。

過去，設計師以手繪矩形來勾勒出設計理念，再透過自動佈局佈線來繪製電路圖。Verilog 等硬體設計語言 (HDL) 的引進，讓邏輯合成工具得以將設計和佈局階段中大部分的工作自動化。

這個流程雖然在速度和效率方面有大幅提升，但步驟不連貫，因而依然存在問題。邏輯合成工具或許可以針對特定的 PPA 目標實現完善的最佳化，但佈局佈線工具可能無法產生相匹配的結果。在許多情況下，獨立的佈線後(post-route)時序簽核工具所產生的結果，也可能與邏輯合成工具所預測的不同。

後續推出的設計工具針對前述情況進行局部改善。如果合成工具被設計為具有佈局感知(layout-aware)能力，或者至少能連結到佈局引擎，以在移交完整佈局前進行最終檢查；亦或是佈局工具在移交進行簽核(sign-off)分析前能連結到簽核時序分析工具，那麼前文提到的分歧便能減少許多。

目前，市面上採用這種流程的解決方案並不足以處理深次微米(deep submicron)技術製程節點的大型複雜設計。這些解決方案的實作流程依然需要迭代，需進行多次產生耗損的交付，且需要消耗大量寶貴的人力資源。要解決這個問題，我們需要兩項關鍵的創新：在超融合流程中將合成、佈局佈線及簽核這三種工具全部整合到單一整合環境(single shell)中，以及以 AI 驅動的設計實作。

以 AI 驅動的探索進行改善的關鍵在於優化設計的本質，而設計優化仰賴嘗試錯誤的探索。對於任何設計而言，沒有所謂最適合的一種或一組探索方法；因此EDA 供應商只能選擇在整體上能為所有設計提供最佳結果的探索。每一種工具通常都藏有幾十種選項，供經驗豐富的應用工程師在特定設計中使用，但受限於時間、資源和專業知識，要工程師人工手動來探索所有選項是不可行的。

邏輯合成工具更是如此。在佈局階段中，由於邏輯閘與其之間的連線都已固定，因此自由度相對有限。在合成過程中，由AI 驅動的優化可以做出架構層級的決策，為 PPA 結果帶來兩位數的提升。

在合成過程中使用以AI 驅動的優化也讓效率顯著地提升。由於整個 RTL-to-GDSII 流程都支援 AI，因此任一個設計步驟所學到的經驗，都能讓所有後續的設計步驟有效地充分利用，進而縮小需要優化的設計空間，以更少的運算資源加快取得結果的時間。根據最新的案例研究，在 AI 驅動的路線優化步驟中，如果可以使用邏輯合成階段的學習資料庫，則只需1/10的運算量，就能實現相同的 PPA 和達成結果的時間目標。