軟體定義硬體輔助驗證 (HAV)：AI 世代晶片設計的新標準

人工智慧 (AI) 已從根本上改變了晶片設計的商業動態。

從超大規模資料中心 (hyperscale data centers) 到自動駕駛車輛與工業機器人等邊緣應用，產品與系統如今皆由其核心的軟體與矽晶片 (silicon) 所定義。能夠開發出符合嚴苛、特定工作負載 KPI 的客製化晶片，並且比競爭對手更快上市，已成為決勝關鍵。

為了達成這個目標，企業無法等到矽晶片製造完成後才驗證其設計。面對為特定 AI 工作負載與完整軟體堆疊進行效能與功耗最佳化所需的數千兆次運作週期，等待已不再是選項。

硬體輔助驗證 (Hardware-Assisted Verification, HAV) 已成為矽前 (pre-silicon) 驗證與確認的基石。

透過在矽晶片製造完成之前進行仿真與現場可程式化邏輯閘陣列 (FPGA) 原型驗證，設計團隊能大幅擴展並加速確認流程、降低製造風險、改善軟體啟動與偵錯、強化功耗與效能表現，並加快產品上市時程。

而新思科技的硬體輔助驗證 (HAV) 平台在實現這些成果方面具備獨特優勢，並且持續演進，以因應 AI 時代日益高漲的需求。

在三月舉辦的 Synopsys Converge 2026 旗艦大會上，我們正式發表了硬體輔助驗證 (HAV) 的下一個里程碑：軟體定義硬體輔助驗證 (software‑defined HAV)。

這項創新為我們的 HAV 產品組合帶來了三項重大升級：

• 軟體定義創新——這一全新的典範能在不改變底層硬體的情況下，持續提升 Synopsys ZeBu and HAPS 系統的效能、功能與長期使用價值。透過軟體更新，驗證速度與除錯生產力獲得提升，系統容量得以擴充以支援更大型的晶片設計，同時也新增了如處理器子系統測試自動化 (Processor Subsystem Test Automation) 等全新的應用情境能力，以及更多的功能強化也將陸續推出——這一切皆可透過軟體更新來實現。
• 平台產品家族的擴展——我們推出了兩款全新的 12 FPGA 平台 (HAPS‑200 12F 與 ZeBu‑200 12F)，取代原有的 6 FPGA 平台，成為主流行動、用戶端、伺服器、消費者、邊緣 AI 晶片設計，以及資料中心子系統的最佳配置選擇。這些平台採用仿真與原型就緒 (EP-Ready, Emulation and Prototyping Ready) 硬體設計，並可依需求進行組態，以支援所有的仿真與原型設計應用情境。
• 因應 AI 時代的容量提升——透過模組化 HAV (Modular HAV)，業界領先的 ZeBu Server 5 現在可擴展至約原本兩倍的容量，以支援超大型晶片，這類晶片通常採用 2.5D 與 3D 多晶粒 (multi-die) 設計，並且是為資料中心、AI 訓練與推論、GPU、客製化加速器以及網路應用等需求而量身打造。

綜合來看，這些發表反映了驗證基礎架構在價值實現方式上的一項重大演進。多個層面正逐步整合並相互強化，包括採用 EP‑Ready 架構的硬體平台專業化設計、具備彈性與可升級性的軟體堆疊以持續改善關鍵的仿真與原型設計 KPI，以及對更多元應用情境的支援能力。

這些進展具有轉型性的意義，徹底改變了半導體業者運用硬體輔助驗證來建立或鞏固其競爭優勢的方式。

如今，驗證工作的複雜性再怎麼強調也不為過。主流晶片設計的規模早已超過 150 億個閘級 (gate)，而用於資料中心運算與 AI 訓練的超大型設計如今更達到 500 億個閘級甚至更多，必須在逼近真實使用情境的條件下，透過長時間運行的測試來確認效能與功耗表現。多晶粒 (multi-die) 架構與小晶片 (chiplet) 設計使組成模組的數量呈指數成長，同時，PCIe、HBM、LPDDR、Ethernet 與 UCIe 等介面標準的演進速度快於硬體汰換週期，卻仍要求進行全速 (at‑speed) 確認。

與此同時，驗證的應用範疇也持續擴大，延伸至功耗與效能分析、法規相容與認證、類比元件的軟體開發，以及與安全相關的故障模擬等新領域。這些不同的驗證情境，在時脈頻率 (MHz)、可視性 (visibility)、輸入輸出真實度 (I/O realism) 與分析能力等方面，各自有著截然不同的需求。

更為關鍵的是，當今的半導體產品是由其所執行的專用工作負載所定義的——例如 AI 訓練與推論、影像處理與文字處理，各自對應不同的一組 KPI。驗證團隊必須在實際執行真實軟體的情況下，證明矽晶設計能達到所需的效能、功耗與功能要求，而且必須在矽前階段完成，在橫跨數十億個閘級與數兆次週期的規模下進行。

工程團隊無法承擔等到晶片從晶圓廠回來後，才發現 AI 加速器無法有效執行變換器(transformer) 模型，導致六到十二個月的心血與數百萬美元的投入付諸流水的風險。開發人員必須在製造之前，就能在驗證平台上執行完整的作業系統、驅動程式、中介軟體 (middleware) 與應用工作負載。

新思科技的硬體輔助驗證 (HAV) 平台正是為此而生，透過仿真與 FPGA 架構原型驗證，支援「左移」(shift left) 的策略，讓軟體確認能在矽前階段即全面展開。

隨著軟體定義應用情境與 AI 工作負載的需求不斷成長，驗證基礎架構也必須隨之演進。

軟體定義硬體輔助驗證 (Software‑defined HAV) 正是實現這一點的關鍵。就如同現今透過軟體更新，就能大幅提升已在使用中的產品效能，從汽車到高階 GPU 皆是如此，我們的驗證平台同樣能在不更換任何硬體元件的情況下，進一步完成最佳化。

自 2023 年以來，導入於 HAV 產品中的軟體定義創新已帶來以下實質成果：

• 高達 2 倍的效能提升
• 加速 3 倍的建模流程
• 透過軟體定義的讀回 (readback) 與覆蓋率技術進展，除錯效能的吞吐量獲得了 4 倍至 8 倍的顯著提升

軟體定義 HAV 同時也開啟了全新的應用能力。除了功耗與效能分析之外，平台現在還可執行用於快取一致性與子系統驗證的 HAV 測試解決方案。藉由自動化機制，團隊能減少人工撰寫測試的負擔，並以系統化的方式對複雜子系統施加壓力，更有效地找出那些通常只會在長時間、高度並行的工作負載下才會浮現的邊界案例錯誤。

我們在 Converge 大會上的發表，正式將這一模式推廣至整個產品組合，讓既有硬體能持續提升效能、強化軟體能力，並進一步提升 ZeBu 與 HAPS 系統的長期使用價值。

軟體定義硬體輔助驗證結合了三個關鍵層面：

• 採用 EP-Ready 架構的專用硬體平台

在整體架構的基礎層，是專為硬體輔助驗證打造、具備高度擴展性與模組化設計的 HAV 平台——包括 ZeBu Server 5, ZeBu-200, 和 HAPS-200。 這些平台提供基礎運算資源，能夠因應從單一 IP 模組到多晶粒超大型設計等各種驗證需求；同時，EP‑Ready 硬體讓團隊可使用相同的基礎模組，在仿真 (emulation) 或原型驗證 (prototyping) 之間靈活重新配置，依照不同應用情境精準調整所需的容量與系統拓撲，並在需求變化時重複利用既有資產。此外，這些平台與新思科技豐富且完整的介面 IP 解決方案產品組合緊密整合，在面對真實世界的連接需求時，仍能提供最大的彈性與最佳效能。

• 具備彈性且可升級的軟體堆疊

除了硬體，軟體亦驅動著持續性的改進，進一步提升 HAV 平台的長期使用價值。透過在編譯流程、執行階段效能 (runtime)、除錯吞吐量 (debug throughput) 以及混合驗證能力 (hybridization) 等方面的長期投入，平台得以在不需要更換硬體的情況下，解鎖更多功能並支援更廣泛的應用情境。

• 以使用情境為核心的能力設計

位於最上層的設計，則透過可重複的驗證流程，將平台與軟體轉化為實際的商業成果。模組化與混合式的方法學可全面支援從 IP 與子系統確認，到長時間運行的 AI 工作負載、法規相容與認證測試，以及多晶粒整合等多樣化需求，讓團隊能在不同專案與開發階段重複使用同一套 HAV 基礎架構，大幅提升效率並最大化投資效益。

儘管軟體層面的改進帶來了強大的效益，但這並不能消除對系統容量持續擴展的需求。隨著晶片設計的複雜度不斷提高，驗證基礎架構也必須同步升級，才能有效支援愈來愈龐大且複雜的設計挑戰。

我們在 Converge 大會上發表的兩套全新系統，正是為了涵蓋廣大主流設計需求而打造，應用範圍橫跨行動裝置、用戶端、伺服器、消費性電子以及邊緣 AI。

• HAPS-200 12F——一款高頻率的原型驗證平台，搭載 12 顆 AMD Versal Premium FPGA，並針對軟體啟動、效能驗證與法規相容測試進行最佳化。
• ZeBu-200 12F——一套仿真平台，採用相同的 12 FPGA EP‑Ready 架構，在提供深度除錯可視性的同時，也支援最高約 230 億個閘級的系統配置。

「12F」這一配置相較於先前的 6F 世代，是一次具有實質意義的升級。過去的 6F 系統如今更適合應用於子系統、行動／用戶端／伺服器核心、微控制器 (MCU) 以及消費性產品設計；而全新的 12F 系統，則特別適合主流晶片與邊緣 AI 應用，能滿足其對效能與規模的需求，同時又不需要資料中心等級加速器所需的超大規模多系統擴展。

在市場的最頂端，超大規模資料服務商需要在矽前階段，針對 AI 訓練加速器、客製化 GPU 與網路處理器等產品，進行非常大規模的確認配置。

隨著這類超大型設計的需求持續成長，我們也升級了旗艦級的 ZeBu Server 5。透過模組化 HAV 的擴展能力與軟體技術，其業界領先的設計容量已提升至原本的兩倍，以因應複雜多晶粒架構所帶來的挑戰。客戶現在能夠在驗證環境中重現多晶粒設計的模組化特性，將 HAV 引擎連接至多晶粒設計的邊緣，完成對最大規模晶片設計的驗證，並可靠地執行時間最長、規模最大的矽前 AI 工作負載。