vol.116 カスタム開発のハイパー・コンバージェント設計フローが現実のものに

カスタム開発のハイパー・コンバージェント設計フローが現実のものに

米国シノプシス 

アプリケーション・エンジニア グループ・ディレクター  John Faase


統一された共有データ・モデルに基づく独自設計フローの構築

個々の工程を区切って逐次的に進めるチップ設計の時代が終わったことは、今や周知の事実です。先端テクノロジ・ノードでは、配置が性能に影響し、性能が消費電力に影響し、配線がすべてに影響します。こうした課題に対処するには、設計タスクをインターリーブ方式で実行します。たとえば、後段の配線に関する情報を前段の合成ツールに渡すことで、収束性が向上します。この手法は、一般に「シフトレフト」と呼ばれます。従来、この手法を実践しようとすると、ある特定のフロー要件を満たすためだけに長時間をかけてツール間で特定のテクノロジ・ピースを転送する必要がありました。こうした手法に一定の有効性はあるものの、設計フローはカスタマーごとに異なっており、同じフローを画一的に適用しても十分な効果は見込めません。統一された共有データ・モデルに基づいて設計チームが独自のハイパー・コンバージェント設計フローを容易にカスタム開発できるのが理想ですが、そのようなことは現実的でありませんでした。その状況が今、変わろうとしています。

基盤

カスタム開発のハイパー・コンバージェント設計フロー実現に向けた取り組みは、2018年にシノプシスが発表したRTL-to-GDSIIソリューションのFusion Compilerから始まりました。単一のスケーラブルなデータ・モデルを中心に据えた、真の意味での統合型RTL-to-GDSII製品が世に登場したのは、これが最初です。Fusion Compilerは、真のRTL-to-GDSII設計フローを実現できるように、インプリメンテーション・エンジンがゼロから開発されているほか、業界をリードする最適化エンジンの数々が1つのスーパーエンジンに統合されています。また、業界で定評のあるゴールデン・サインオフ・エンジンと共通データ・モデルを統合することにより、構築時点からサインオフとの相関の高い「Correlate by Construction」設計フローが実現しています。これらの実証済みエンジンには、Fusion Compilerフローのどこからでも直接アクセスできるようになっています。

このRTL-to-GDSIIソリューションにより、カスタマーの生産性と柔軟性が向上する下地が整いました。事実、結果品質の20%向上や、結果達成までの期間(TTR)が1/2に短縮されるといった成果が報告されました。しかしそれはまだ手始めに過ぎません。単一のスケーラブルなデータ・モデルにより、RTL-to-GDSIIプロセスのあらゆる面を単一のシェルでコントロールできるようになっています。こうした一連のイノベーションが追い風となり、カスタマーの側でもイノベーションが次々と起こっています。こうして今、カスタマーがそれぞれのニーズに応じて独自のハイパー・コンバージェント設計フローを構築できる時代が初めて到来しています。その成果は非常に満足のゆくものとなっています。

カスタム開発のハイパー・コンバージェント設計フローの時代が到来

何かを変えるというのは、往々にして難しいものです。特に、これまでうまくいっていた方法から離れるのはなおさらです。チップの設計フローも、まさにこのパターンに該当します。設計チームは長年にわたり、スクリプトを作成し、テクノロジ・ファイルを検証し、結果をバリデーションするという方法で、非常に複雑な設計タスクをこなしてきました。それを新しい方法に変える場合は、たとえそれが劇的な改善と競争力をもたらすと聞かされたとしても、慎重かつ段階的に進めざるをえません。

カスタマーはまず、既存のパッチワーク的な設計フローを単一プラットフォームへ移行することから始めました。これにより、ソフトウェア・アーキテクチャに基づくPPAと効率のメリットをただちに享受することが可能となりました。

そして先行カスタマーが量産環境への導入を完了した段階で、いくつかのカスタマーが新時代のチップ設計へと踏み出すようになりました。これは、設計フローをどのように統合するかをカスタマー自身が決定することにより、よりよいチップ開発が可能になる時代を意味します。ここからは、実際にカスタマーが構築した画期的な設計フローの例をいくつかご紹介します。

フィジカル合成の統合によるフィジカルとの相関性の向上

あるモバイル向け半導体メーカーは、合成と配置(自動フロアプランニングを含む)を統合することを希望していました。Fusion Compilerの単一シェルを使用して、同社は統合型のフィジカル合成フローを構築しました。このフローの目標は以下のとおりです。

  • PPAの改善
  • 実行時間の短縮
  • 相関の改善

以下に、Arm Cortex-A73デザインで達成した結果をまとめます。全体的に、大幅な改善が見られます。

合成前のデザイン・プランニングによる収束性の向上

あるハイパフォーマンス・コンピューティング(HPC)企業は、RAMに対するクリティカル・ネットに対して合成前の段階で配線とバッファ挿入を実行することを希望していました。ここでの目標は以下のとおりです。

o クリティカル・ネットに対するタイミングの改善と密集の緩和

o 複数のツール/シェルをつなぎ合わせる必要がないこと

ここでも、Fusion Compilerの単一シェルを使用してフローを構築しました。以下に結果をまとめます。先の例と同様に、メソドロジの革新によって大幅な改善に成功しています。

配置前のクロック合成によるタイミング相関の改善

あるデータセンター・ネットワーキング企業は、配置前の早期段階でHツリー構造のクロック・トランクを構築することを希望していました。ここでの目標は以下のとおりです。

  • PPAの改善
  • タイミング収束性の改善

以下に、Fusion Compilerの単一シェルを使用した結果をまとめます。ここでも、TNS(Total Negative Slack)が50%改善しています。

配置ベースのロジック最適化によるPPAの改善

あるモバイルGPU開発企業は、配置ステージでのロジックのリストラクチャリング最適化を希望していました。ここでの目標は以下のとおりです。

  • 結果品質(QoR)の改善、実行時間の短縮
  • クロック・ツリー合成用のデザイン入力の改善

以下に結果をまとめます。ここでも全体的に大幅な改善が見られ、すべての目標が達成されています。

今後の展望

機械学習/予測はチップ設計フローに大きな効果をもたらします。たとえば、Fusion Compilerは機械学習による予測を使用して、最適解を見つけるまでの時間の短縮や、後段での予期しないDRC/タイミング違反の防止を可能にしています。機械学習の効果は、学習データの質によって大きく左右されます。過去の設計イタレーションやプロジェクトで蓄積したビッグ・データに加え、現在進行中のデザイン・リビジョンについても、フローの早期段階で学習データを強化することにより、後段のフローとのきわめて高い関連性を達成しています。

ここに示したカスタマーの成果は、いずれも非常にすばらしいものです。シノプシスは今後、より多くのカスタマーがカスタム開発のハイパー・コンバージェント設計フローという新しい世界へ移行できるよう、ご支援を提供いたします。これにより、すべてのカスタマーにおいて設計フロー・レベルでの自由なイノベーションが可能となります。シノプシスFusion Compilerの詳細はこちらをご参照ください。