シノプシスとAlchipの協業：ソフト・チップレットによりマルチダイ設計の成功を支援

モノリシック・デザインからマルチダイ・デザインへの移行は避けることができませんが、これは決して簡単なことではありません。従来のモノリシック・デザインは明らかに限界を迎えています。これは、デザインがレチクルの限界に近付くと歩留まりが低下し、ダイ当たりのコストが問題となってくるためです。ここでマルチダイ集積へと舵を切り、システムを複数の小さなダイに分割することにより、システムの拡張とそれに伴うコストの問題を克服できます。

ハイパースケーラー各社を始めとする高性能コンピューティング（HPC）分野の企業は、マルチダイ環境でチップレットを使用することにより共同設計が可能になり、コスト面での優位性が生まれ、さまざまな異種IPブロックを組み合わせて統合できるようになると考えています。ただ残念なことに、チップレットのエコシステムはまだ完全には標準化されていません。チップレット・ベースのデザインには、パッケージング、電力分配、検証、タイミング、フロアプランニング、セキュリティ、テスト容易性、熱管理などに関してさまざまな課題があります。

これらの課題を解決し、マルチダイ・デザインがもたらすROIおよび物理面のメリットを実現すべく、シノプシスは高性能コンピューティングおよびAI分野のASICを手がけるAlchip Technologies社との協業を開始しました。

マルチダイ・チップ設計に求められるチップレットの柔軟性

今回のシノプシスとAlchip社の協業には、数十年にわたるIPおよびEDAの開発経験と高度なノウハウが集約されています。シノプシスは112G/224G Ethernet、PCIe 6.0、PCIe 7.0、UCIeなどシリコン実証済みの完全なIP、および業界をリードする設計/検証用EDAツールを提供しました。Alchip社からは、高性能コンピューティング（HPC）に最適化した物理設計メソドロジ、大規模な高速インターフェイスIPの統合能力、および先進の2.5Dパッケージ設計能力が提供されました。

この協業を後押しする要因として、I/Oおよびメモリー・チップレットに対する需要の高まりがあります。チップレットと呼ばれる小規模なICを複数組み合わせることで、大規模なSoCを構成できます。このプロセスでは、モノリシック・ダイに含まれる機能を切り分け、これらを小型のコンパニオン・ユニットに移転する必要があります。

業界全体が先端ノードへ移行する中、モノリシックSoCは次第に効率が低下し、コストが高くなっています。すべての機能を1つのダイに実装する標準的な方法は、先端ノードではますます管理が難しくなります。この結果、1つのシステムのさまざまな機能をそれぞれに適したプロセス・テクノロジで実装するというプロセス最適化がマルチダイ統合を導入する1つの理由となっています。チップレットなら特定のプロセスノードで実証済みの機能を追加できるため、生産性と予測可能性が向上し、市場投入までの期間も短縮できます。

ソフト・チップレットとは：個別化されたソリューション

複数のチップレットを組み合わせることにより、性能の向上、ROIの改善、再利用の容易さ、市場投入までの期間短縮などの利点が得られます。また、マルチダイ・デザイン実装ではプロセス・ノードを柔軟に選択できるほか、性能の向上、高速インターフェイスのリスク軽減といった利点も得られます。

一方、チップレットの短所としては、パッケージの複雑さ、NRE（Non-Recurring Engineering）コストの増大、電源の複雑化、レイテンシの問題などがあります。シノプシスとAlchip社の協業では、シノプシスのIPをベースにしたカスタマイズ可能なソフト・チップレットを提供します。これをユーザーが個々のアプリケーション要件に応じて「ハード化」することで、デザインの柔軟性が向上し、アーキテクチャ最適化が可能になります。

このコンセプトは幅広いアプリケーションに適用できますが、特に有用と考えられるのが、人工知能（AI）によって演算性能とサーバ規模への要求が高まり続けている高性能コンピューティング（HPC）の分野です。ダイと機能を分離することで、より大規模で複雑なSoCをパッケージに収めることが可能になりますが、ここで重要なのは、画一的なソリューションではすべての要求を満たすことができないという点です。そこで重視されるのが、チップレットの柔軟性です。

ソフト・チップレットを使用する一般的な設計者が求めているのは、固定された既製のソリューションではなく、個々のニーズに合わせて最適化ができ、幅広くカスタマイズと調整が可能なソリューションです。

通常の環境では、機能を別々のダイに分割するのは非常に複雑な作業ですが、シノプシスとAlchip社のソリューションはこの複雑さを最小に抑えます。しかも、適応性のある成熟した製品により制御性も最大限に確保されており、開発サイクルを短縮できるようになっています。この開発過程で、チップレットを特定のプロセス・ノードおよびパッケージに合わせてハード化することが可能です。構成、ダイ・サイズ、およびアスペクト比も変更できます。モノリシックSoCを分割することで、市場投入までの期間が短縮されるだけでなく、設計者は最も重要なASIC開発に専念できるようになります。このソリューションの強みは、設計フローを専門とするシノプシスとAlchip社がマルチダイ開発で培った豊富な経験と実証済みテクノロジの組み合わせから生まれています。

マルチダイ・デザインへの移行が本格化すれば、チップ容量そのものが技術的な限界を招くことは少なくなり、むしろチップレット・システムの作成と統合をどれだけ容易に短時間で完了できるかが開発の成否を決める鍵となってきます。その意味で、設計者にとって使いやすいカスタマイズ可能なソリューションは、既製の画一的なソリューションでは太刀打ちできない価値ある資産となります。