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Today & Tomorrow掲載 サポートQ&A フィジカル編


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【 フィジカル編: IC Compiler】  

2018年

Q1 Checkpoint機能の使用方法を教えてください。

Q2 Checkpoint機能によりセーブされたデザイン名はどのように確認できますか?

Q3 Checkpoint機能を複数回使用するため、セーブするデザイン名に特定の名前を指定することは可能ですか?

Q4 Checkpoint機能を用いてセーブされたデザインを使用して、再度最適化を実行することは可能ですか?

Q5 Checkpoint機能でセーブしたデータを削除する方法を教えてください。

Q6 route_optコマンド使用時もCheckpoint機能を使用できますか?

Q7 タイミング最適化の処理を強制的に制限時間で止める方法はありますか?

 

2017年

Q1 check_libraryコマンドの使用方法を教えてください。

Q2 set_check_library_optionsコマンドで設定できるチェック項目を教えてください。

Q3 check_libraryコマンドはどのようにレポートがされますか。

Q4 set_check_library_options コマンドの-report_formatオプションの使用方法を教えてください。

Q5ライブラリコンパイラの設定をしていない場合、どのようになりますか。

 

 

Q1 RMの概要を教えてください

Q2 RMはどのように入手することができますか

Q3 ダウンロードしたTarファイルの構成について教えてください

Q4 place_optなどのコマンド前後にデザイン固有のコマンドを実行する方法を教えてください。

Q5 TWO PASS place_opt flowとはなんですか?

 

Q1 セル間のスペーシングを設定するコマンドを教えてください。

Q2 どのような場合に、セル間のスペーシングを設定する必要がありますか?

Q3 多数のセルに対して複雑なラベル名の設定を行う場合、効率的な指定方法はありますか?

Q4 配置を修正した際、スペーシング違反のチェックや修正は可能ですか?

Q5 CTS(クロックツリー合成)実行時に挿入されるクロック・セルにも、スペーシング・ルールを適用できますか?

Q6 PrimeTime®を使用したPhysical-Aware ECO処理にセル間スペーシングを考慮させることはできますか?

 


Q1 FRAM Viewの役割について教えてください。

Q2 create_macro_fram の機能について教えてください。

Q3 FRAM View内に生成されるブロッケージのタイプの違いを教えてください。

Q4 Preserve all metal blockageオプションの動作について教えてください。

Q5 太幅、細幅のルールはどのように扱われますか?

Q6 -extract_blockage_by_merge_with_thresholdオプションを使うメリットはなんですか?

Q7 作成したFRAM Viewにアンテナ情報を追加する方法を教えてください。

Q8 -create_mask_constraint_route_guides オプションの用途を教えてください。

 

Q1 インデザイン・レール解析の機能について教えてください。

Q2 レール解析に必要な設定やデータを教えてください。

Q3 レール解析に必要な設定は何ですか?

Q4 Rail Integrity Checkingの使用方法を教えてください。

Q5 Integrity CheckingのMissing Viaの指定方法を教えてください。

Q6 IRドロップなどのレール解析法を教えてください。

Q7 Tapの指定方法を教えてください。

Q8 レール解析結果の確認方法を教えてください。

Q9 セルのモデルは何を使用できますか?

Q10 Integrity Checkingの違反箇所の情報にアクセスするコマンドはありますか?

 

Q1 配線経路を制御する機能について教えてください。

Q2 配線ガイドの使用方法を教えてください。

Q3 作成済の配線ガイドはどのように確認できますか?

Q4 配線コリドーの使用方法を教えてください。

Q5 配線コリドー上に配線ガイドを作成した場合、どのようになりますか?

Q6 作成済の配線コリドーに新たにネットを追加したい場合は、どのように設定すればよいですか?

Q7 作成済みの配線コリドーの形状を変更したい場合は、どのように設定すればよいですか?

Q8 特定のセル周辺に配線ガイドを設定する方法を教えてください。 

 

Q1 MBFFについて教えてください。

Q2 IC Compiler™上でMBFFを用いる場合のフローを教えてください。

Q3 MBFF化の設定方法を教えてください。

Q4 MBFF化したくないインスタンスの指定方法を教えてください。

Q5 生成されるレジスタ・ファイルの使用方法や、個別にMBFF化を行うコマンドを教えてください。

Q6 Scan-In端子がレジスタごとに用意されているMBFFセルを用いる場合の設定方法を教えてください。

Q7 MBFF化された後で、元のレジスタ名を確認する方法はありますか?

Q8 ビット数の大きなMBFFセルを、2ビットMBFFセルやシングルビット・レジスタに変換する方法はありますか?

Q9 BankingやDebankingを行った場合、Formality®を用いたFormal検証はどのように実行すればよいですか?

Q10 スキャン・チェーン(Scan Chain)がすでにあるデザインの場合はどのように処理すればよいですか?

Q11 デザイン内で使用しているMBFFのセル数を確認することは可能ですか?

 


Q1 インデザイン機能について教えてください。

Q2 IC Compiler バージョンK-2015.06より追加された『トラック・メタルフィル』の機能について教えてください。

Q3 トラック・メタルフィルのルールを変更することは可能ですか?

Q4 タイミング・ドリブンの使用方法を教えてください。

Q5 クロック・ネットの周辺にメタルフィルを挿入させない方法を教えてください。

Q6 メタル被覆率のレポートは出力できますか?

 

Q1 all_faninコマンドの使用方法を教えてください。

Q2 all_fanoutコマンドの使用方法を教えてください。

Q3 get_timing_pathsコマンドの使用方法を教えてください。

Q4 指定した2点間をハイライト表示する方法を教えてください。

Q5 タイミング違反がある経路をハイライト表示する方法を教えてください。

Q6 タイミング・パスのネット遅延とセル遅延の比率を求める方法を教えてください。

Q7 特定パスの前段と後段のスラック値を得る方法を教えてください。

Q8 クロックが到達していないレジスタを解析する方法を教えてください。

Q9 違反しているタイミング・パスに対して専用のパスグループを生成する方法を教えてください。

Q10 get_timing_pathsコマンドの処理スピードを向上する方法を教えてください。

 

Q1 論理的な接続性を変更するコマンドを教えてください。

Q2 セルやネットを作成するコマンドを教えてください。

Q3 特定のインスタンスの名称を変更する方法を教えてください。

Q4 インスタンスが参照しているセル名を変更する方法はありますか?

Q5 端子につながるネットを他のネットに接続変更する方法を教えてください。

Q6 階層が異なる場合の接続変更方法を教えてください。

Q7 論理が同じでドライブ能力の違うセルへの置き換え方法を教えてください。

Q8 タイミング(setup)違反があるパス内に存在する特定のセルを、他のセルに変更する方法を教えてください。

Q9 DRC(transition)違反のあるネットをドライブしているセルのドライブ能力を、強いセルに変更する方法を教えてください。

Q10 insert_bufferとadd_buffer_on_routeコマンドの違いは何ですか?

Q11 変更量が多いときに処理が遅れることがあります。高速化する方法はありますか?

 

Q1 コレクションとは何ですか?

Q2 使用できる属性の一覧はどのように確認できますか?

Q3 2つのコレクションに同じオブジェクトが入っているかを確認する方法を教えてください。

Q4 指定したセルの上空を配線禁止領域に設定する方法を教えてください。

Q5 指定した複数のセルの周囲に配置禁止領域を設定する方法を教えてください。

Q6 属性の値にスペースが含まれる場合がありますが、どのように扱えばよいですか?

Q7 Tclプロシージャのオプション指定処理を簡単に行う方法を教えてください。

Q8 レイアウトを表示しているGUI画面上に図形描画することはできますか?

Q9 配置されていないROW領域の有無とGUI上でその領域を確認することはできますか?

 

Q1 ブロック・アブストラクションについて教えてください。

Q2 ブロック・アブストラクションを作成するコマンドを教えてください。

Q3 TIOについて教えてください。

Q4 TIOの使用コマンド例を教えてください。

Q5 トップ階層と下位ブロックで使用しているシナリオ数やシナリオ名が違う場合はどのようにしたらよいですか?

Q6 下位ブロックで使用するセル・ライブラリが異なる場合はどのように設定すれば良いですか?

Q7 ブロック・アブストラクション使用時の注意点を教えてください。

Q8 TIOを制御する機能は、他にどのようなものがありますか?

 

【 フィジカル編:  2014年以前 IC Compiler】  

 

         2012年