3DIC Compilerを利用して2.5D/3Dマルチダイ・パッケージ開発に成功したGUC

急速に進化するASIC設計の世界において、モノリシックから2.5Dおよび3Dマルチダイ・アーキテクチャへの移行は飛躍的な前進を意味します。チップレットと呼ばれる複数のダイを1つのパッケージに集積するこのアプローチでは、IC設計に新次元の技術革新が求められるだけでなく、整合性確保と集積にあたっての複雑度も高まります。この技術革新のトップランナーであるGlobal Unichip Corp.（GUC）は、アーキテクチャ検討 からサインオフまでをサポートしたシノプシスの統合型プラットフォーム3DIC Compilerの威力を効果的に引き出し、チップ設計プロセスの合理化と全体的なサイクル・タイムの短縮に成功しました。

GUCは先ごろ、シノプシス・ユーザー会SNUG Silicon Valley 2024でマルチダイ・テープアウトに関するプレゼンテーションを行いました。同社はシノプシスの3DIC Compilerを利用し、ダイのフロアプランニングおよび関連するバンプ割り当ての実装を効率化しています。3DIC Compilerには物理および論理接続のチェックや、ダイ間での迅速な情報同期に役立つ機能もあり、最終的にGUCの2.5および3D CoWoS（Chip-on-Wafer-on-Substrate）デザインのチップ設計サイクル短縮に貢献しています。

2.5Dおよび3D IC設計の課題

2.5D ICと3D ICの設計アプローチを区別すること は、より高性能・高集積システムに対する需要の高まりに応える上で非常に重要になってきます。いずれの手法にも特有の課題と利点があり、アプリケーション要件に合った手法を選択する必要があります。 

通常、2.5Dおよび3Dデザインでは、CoWoSのように インターポーザを使用し、マイクロバンプやC4バンプ、およびシリコン貫通ビア（TSV）によってシリコン・ダイを基板に接続します。このアーキテクチャではヘテロ集積がサポートされるほか、複数のチップレットを組み立ててメモリー帯域幅を拡大することもできます。ただし、これにはいくつかの課題もあります。

• インターポーザの制約：インターポーザが大型化すると、そのサイズの管理が設計上の重大な課題となります。インターポーザが大きくなると、熱的および機械的応力への耐性要件が複雑になり、バンプ・クラックなどの問題が生じやすくなります。
• ダイ間接続：IR品質を維持し、組み立ての問題を軽減するには、効果的なダイ間バンプ割り当てが不可欠です。マイクロバンプの位置は、設計プロセスの早期段階で決定しておかないと、度重なる変更が発生します。また、性能仕様を満たすには堅牢なダイ間配線パターンが必要です。
• PIとSI：高電力デザインでは、シグナル・インテグリティ（SI）とパワー・インテグリティ（PI）の特性向上のため、インターポーザにeDTC（embedded Deep Trench Capacitor）を作り込む必要があります。SI/PIのシミュレーションには時間がかかる上、すべてのチャネルが平衡であることを確認する必要があります。

一方、SoIC（System on Integrated Chips）などの3D設計ストラテジでは、ハイブリッド・ボンディングを使用してチップを直接積層します。この積層方法は2.5Dデザインとは大きく異なっており、ハイブリッド接合によりチップを小型化でき、歩留まりと生産性が向上します。ただし、以下のような課題が存在します。

• ハイブリッド・ボンディング自体の問題：3Dデザインでは、ダイ間インターフェイスを管理してハイブリッド接合の割り当て精度を高めることが非常に重要です。これには、3D階層型デザイン内でダイ間の階層ブロック・スタンディングおよびフリップ・アライメントへの対処も含まれます。
• 熱および電力管理：3D積層では、電力計画と熱管理に関して複雑な問題が発生します。IR/EMサインオフ、消費電力、TSVの数とピッチの見積もりに関する効果的なストラテジが極めて重要になります。また、3D積層では過熱を防ぐために詳細な熱解析も必要です。
• 信号および電源配線：積層した各ダイでインテグリティと性能を確保するには、電源/グランドと信号のハイブリッド接合を協調設計する必要があります。これには、ダイ間結合の抽出や、3D積層のスタティック・タイミング解析（STA）におけるプロセスばらつきへの対処も含まれます。
• テスト容易化設計（DFT）：3Dデザインでは、積層したダイ全体で適切に故障を検出できるDFTスキャン方式を実装すること、およびプロセスばらつきチェックとレイアウト検証（DRC/LVS/3D積層チェック）を確実に実行することも非常に重要な点となります。

3DIC Compilerの主な機能と革新的テクノロジ

2.5Dと3Dのどちらのデザイン・アプローチを選ぶかは、サイズ、性能、集積の複雑さなど、個々のアプリケーション要件に大きく依存します。シノプシスの3DIC Compilerは数多くのツールを統合型プラットフォームとして提供しており、GUCはこれらを活用してマルチダイ・システム設計におけるさまざまな重要課題を解決しています。

配線の自動化と最適化：3DIC Compilerの自動配線機能により、GUCはHBM3信号配線の実装時間を50%削減しながら7.2 Gbpsの性能目標を達成することに成功しました。GUC社内には、パワー・グリッド・チューニング、信号シールディング最適化、SI検証に関する高度なノウハウがあり、これによってさらなる効率化を達成しています。

効果的なデザイン管理：このプラットフォームでは各チップレットの設計仕様が厳格に管理されるため、設計データベース、ライブラリ、テクノロジ・ファイル、制約ファイルの管理（バージョン管理を含む） が容易です。複雑なプロジェクト全体で一貫性と精度を維持するには、このような管理の合理化が不可欠です。

高度な検証と統合：3DIC Compilerに3Dbloxを統合することで、ダイ間のRC抽出、STA、および物理検証の効率が向上します。この統合により、設計の各ステージでサインオフ要件を確実に満たすことができ、最終製品の信頼性が向上します。

チップ設計プロセスのあり方を変革し、市場投入までの期間を短縮

ここまでに挙げた3DIC Compilerの機能はいずれも時間の節約とデザイン最適化 に直接貢献するもので、GUCもこれらの恩恵を実際に体験しました。

GUCのWeiHsun Liao氏（コア・メソドロジ部門マネージャー代理）は次のように述べています。「シノプシスの3DIC Compilerをプラットフォームとして使用した結果、GUCは設計・検証プロセスを最適化できただけでなく、マルチダイ・パッケージの市場投入までの期間を飛躍的に短縮することにも成功しました。配線の自動化により実装時間を50%削減できたほか、強力なサインオフ・ツールも組み込まれているため、GUCは反復設計の課題対処に追われることなく、イノベーションと生産性に専念できています。」

半導体業界が、より複雑で統合されたソリューションへと向かう中、シノプシスの3DIC Compilerは、高まる複雑さを管理して次世代マルチダイ・パッケージを成功させる上で不可欠なプラットフォームとなります。3DIC Compilerでこれらの課題に対処することにより、GUCは先進のマルチダイ・パッケージの開発において業界をリードし続け、これからのエレクトロニクス設計の課題を克服する上で2.5Dおよび3Dテクノロジが持つ可能性の大きさを示しています。