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ウェビナーのご案内
ベリフィケーション/仮想プロトタイピング編
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◆ SolvNetPlusユーザー様 限定ワークショップ
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- SpyGlass Lint
https://solvnetplus.synopsys.com/s/article/SpyGlass-lint-for-Japanese
- SpyGlass CDC
https://solvnetplus.synopsys.com/s/article/SpyGlass-CDC-Jump-Start-for-Japanese
- VC SpyGlass CDC
https://solvnetplus.synopsys.com/s/article/VC-SpyGlass-CDC-Jump-Start-for-Japanese
- VCS
https://solvnetplus.synopsys.com/s/article/VCS-Basic-seminar-for-Japanese
- Verdi
https://solvnetplus.synopsys.com/s/article/Verdi-Jump-Start-for-japanse
- VC Formal
https://solvnetplus.synopsys.com/s/article/VC-Formal-How-To-Video-library-in-Japanese
- UVM/VIP
https://solvnetplus.synopsys.com/s/article/UVM-1-1-Basic-seminar-in-Japanese-for-VC-VIP-Users
◆ ウェビナー (アーカイブ)
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<SpyGlass>
設計の大規模化、複雑化にともない、クロック間をまたぐ非同期回路の設計に起因する不具合のリスクが高まっています。
そうしたCDC(Clock Domain Crossing)の問題に対処する為には、専用の静的解析ツールによる検証が必要です。
本ウェビナーでは、非同期設計の静的解析で重要となるポイントの基礎を解説し、あわせてCDC解析ツールVC SpyGlass CDCをご紹介します。
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https://readytalk.webcasts.com/starthere.jsp?ei=1327921&tp_key=85bf0c99ae&sti=web
講師：小宮 健 (日本シノプシス ベリフィケーション・グループ)
<VC Formal>
フォーマル検証ツールVC Formalには、検証を効率的に行うことが可能な種々のアプリケーションがあります。VC Formalはフォーマル・エンジンを用いることでデッド・コードの自動抽出が可能です。これらのコードはシミュレーションに於いて未カバーのポイントとしてレポートされるため、レビューによる除外判定を行う必要があります。VC Formal – Formal Coverage Analyzer (FCA)ではVCSによるシミュレーションとの連携によりデッドコードの自動的な除外を行い、カバレッジ収束に至るまでの工数を削減します。本セミナーではFCAを用いたカバレッジ収束フローと、効率的に解決できる問題についてご紹介します。
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https://readytalk.webcasts.com/starthere.jsp?ei=1334673&tp_key=36da2d72c6
講師：杉江 誠 (日本シノプシス ベリフィケーション・グループ)
<Verdi>
デバッグ作業は、技術者個人の経験に依存することが多く、どのような場面で、どの機能をいかに効果的に使うかによって問題解決までの時間が大きく左右されます。Verdiは、技術者個人の経験に基づく作業を、いかに機能として使い易く取り込むかという点に着目して開発されました。
不定信号の効率的なデバッグ方法、パフォーマンスに関連する機能、Verdiの Add-ons機能を全て利用することができるVerdi Ultraの概要をご紹介します。
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https://readytalk.webcasts.com/starthere.jsp?ei=1436914&tp_key=997d87f5c8&sti=web
講師：垂水 裕司 (日本シノプシス ベリフィケーション・グループ)
車載向けアプリケーションからドライバまで
<シームレスSW設計検証ソリューション>
急速に進化してる電気自動車向けシステム開発の現場には、多くの困難が待ち受けています。デザインの複雑化をもたらすハードウェアとソフトウェアの課題だけでなく、1回の充電で走行可能な距離やコストなども実用化の壁です。設計工程を通じて高い生産性をもたらし、最終的な結果を実現できる開発ツールや開発プロセスを採用することが重要な鍵を握っています。
本セッションでは、システムが満たさなければならない様々な基準や、エレクトロ・メカニカルそして組込みソフトウェアの分野もカバーした統合バーチャル・プロトタイピング・ソリューションが、いかに開発工程の前倒し（Shift Left）を実現し、テストの工数を削減するかについてご説明します。このShift Leftにより、ソフトウェア開発工程やテスト工程の早期段階で欠陥を特定することが可能となります。
また、開発早期段階で高速実行できる高抽象度でのシミュレーションから細粒度のシミュレーションまで、開発工程に応じて精度を高めていく検証手法のケーススタディについてもご紹介します。
以下のような点を議論します。
- エレクトロ・メカニカルの高抽象度シミュレーションによる、システムレベルの走行距離検証
- 詳細なエレクトロメカニカル・プラント・シミュレーションとの統合環境で実行するAUTOSAR準拠のソフトウェア・シミュレーションによる開発期間短縮
- 高度に精緻化されたパワー・エレクトロニクスと共に実行する信頼性の高いフル・ソフトウェア・スタック・シミュレーションを基にしたフルシステム検証
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https://readytalk.webcasts.com/starthere.jsp?ei=1398821&tp_key=e718a35e47&sti=web
講師：中野 淳二 (日本シノプシス ベリフィケーション・グループ)
本ウェビナーでは、シノプシスの新たなSILソリューションについてご説明いたします。継続的インテグレーション、PCでの事前キャリブレーション、カバレッジテストなど、ヨーロッパのOEM企業のベスト・プラクティスのご紹介も含め、ユースケースのフローをご紹介いたします。また、パワートレイン・バーチャルECUのデモもご覧いただけます。
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講師：安田健太郎 / シルヴァン・バヨン・デ・ノアイエ (日本シノプシス ベリフィケーション・グループ)
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