White Papers

PCI Express IPを活用した3つの省電力手法

本稿ではPCI Express IPで利用できる3つの省電力手法をご紹介し、プロトコル自体および設計ツールのパワー・マネージメント機能を使用することによって、復帰時間の要件を満たしつつSoCの消費電力を削減する方法についてご説明します。
Athul Sripad, ASIC Digital Design Engineer, Synopsys
 

高速でスケーラブルなセンサー接続を実現する MIPI I3C

MIPI® Allianceは現在、I2CとSPIそれぞれの長所を兼ね備えたI3C(SenseWire)と呼ばれる新しい標準規格の策定を進めています。MIPI I3CはI2CとSPIの機能と性能を高めつつ、ピン数を抑えた包括的かつスケーラブルなインターフェイスおよびアーキテクチャです。I3Cは、モバイル機器やその影響を受けたアプリケーション、さらには組込みシステム・アプリケーションで近い将来必須となることが予想されるセンサー・インターフェイス・アーキテクチャをサポートします。本稿ではMIPI I3C仕様の概要、およびI2CからI3Cへのシームレスな移行を可能に する利点についてご説明します。
Sriram Balasubramanian, Sr. Manager, IP R&D, Synopsys; Hezi Saar, Staff Product Marketing Manager, Synopsys
 

LPDDR4の性能と消費電力を最適化する マルチチャネル・アーキテクチャ

LPDDR4は小型・薄型パッケージで圧倒的な帯域幅を実現しており、データ・レート3,200Mbpsの場合、2ダイ1パッケージの15x15mm LPDDR4 1個で最大25.6GB/sの帯域幅が得られます。LPDDR4は新しい機能の追加とアーキテクチャの大幅な刷新により、LPDDR2およびLPDDR3からさらなる発展を遂げています。
Marc Greenberg, Director of Product Marketing for DDR IP, Synopsys
 

USB Type-Cの実装に関する3つの課題とその対処

USB Type-CをSoCに組み込むにあたって設計者が直面するのは、デザイン分割の問題です。ハードウェア設計に当たっては、アナログ回路および高電圧/大電流スイッチに関する要求事項を満たせるように、SoCとシステム・デザインを分割する必要があります。また、メイン・プロセッサ、内部マイクロコントローラ、電源管理IC内のマイクロコントローラ、外部の専用USBType-Cチップのいずれかで実行できるように、USB Type-C管理ソフトウェアを分割する必要もあります。本稿では、USB Type-Cを組み込んだSoC設計者の皆様に、これらの設計課題の詳細と解決方法をご説明します。
Morten Christiansen, Technical Marketing Manager, USB, Synopsys
 

完全にセキュアなシステムを実現する真性乱数生成器(TRNG)

ほとんどのコンピュータやデジタル家電、そしてIoT(Internet of Thing) と称されるさまざまな機器など、暗号を利用したセキュリティ機構を必要とする機器は身の回りにすさまじく増加しています。事実、PlayStationやXboxといったゲーム機や玩具にさえ、驚くほど複雑なセキュリティ機能が内蔵されています。
David A. Jones, Senior FAE, Synopsys
 

Ethernetとコネクテッド・ワールド

本稿では、住宅、自動車、データセンターという3つの主要な市場におけるネットワーキングの最新動向を概観し、 それぞれの市場でEthernet が果たす役割についてご説明します。また、Ethernetベースのデジタル・コントローラおよび PHYを短期間で確実にシステム・オン・チップ(SoC)に実装していただけるよう、ユーザー・ニーズに応えてシノプシスが 開発したコンフィギュラブルな半導体IPもご紹介します。
John A. Swanson, Ethernet Product Line Manager, Synopsys
 

IP統合とソフトウェア開発への取り組みによるSoC開発期間の短縮

本稿では、SoC 設計者がSoC の複雑性や開発期間の課題に取り組む上で直面する問題について掘り下げて いきます。サードパーティー製IP の使用について論じる一方、今日ではSoC の複雑性により、単に高品質な IP を用意しただけでは開発期間の短縮は望めなくなっている点についても言及します。また、IP のドライバ・ ソフトウェアの開発に関連する問題も取り上げます。最後に、あらゆるSoC 設計に対応する5 つの主要な開発 ステップについて概観し、サードパーティーのIP ベンダによるそれぞれのステップの短縮の見込みについて 述べたいと思います。
Dr. Johannes Stahl, Director of Prototyping Product Marketing, Synopsys, Inc.
 

ARC HS38: 消費電力と面積の制約が厳しい組込み機器での高速Linuxプロセッシングに最適なシングル/マルチコア(Linley Group社のホワイトペーパー)

Linuxなど仮想メモリーを使用する各種組込みオペレーティング・システムを実行する高性能な組込みSoCの設計者は、消費電力を従来と同等かそれ以下に抑えた上で、従来以上の性能を実現していかなければなりません。そのために必要な性能を提供してくれるプロセッサの多くは非常に消費電力が高く、一方で低消費電力のプロセッサは性能不足であるケースがしばしばです。The DesignWare ARC HS38マルチコア・プロセッサは、こうした組込みLinuxアプリケーション用に開発されたプロセッサで、メモリー管理ユニット(MMU)と高速二次キャッシュを搭載したCPUをシングル/デュアル/クワッドのコア構成で実装できます。本稿では、ARC HSプロセッサのアーキテクチャやARC HS38プロセッサに搭載されている新機能についてご説明します。
Tom R. Halfhill, Senior Analyst, The Linley Group
 

クラウド・コンピューティング時代のネットワーク・ボトルネックを解消するVXLANベースのEthernet IP

インターネット・トラフィックの増大に対処するため、最近のクラウド・コンピューティング・データセンターでは、最適化されたEthernetIP上でネットワーク仮想化技術が利用されるようになっています。この驚異的なクラウド・コンピューティングの成長に伴い、Virtual Extensible LA(VXLAN)などの新しいネットワーク・オーバーレイ・プロトコルが登場しました。本稿では、VXLANによって得られるメリットの詳細、それによってネットワーク・インフラの制約によるボトルネックをいかに解消できるか、そしてEthernet IPの実装に与える影響について考察します。また、VXLANに対応したIPが、次世代のネットワーク仮想化SoCの開発においていかに重要な役割を果たすかについてもご説明します。
Ron DIGiuseppe, Sr. Strategic Marketing Manager, Synopsys

 

プロセッサ・エクステンションの活用による超低消費電力の組込みサブシステムの構築

The ever increasing demand for smaller electronic devices, with more functionality, longer battery life, and shorter time to market has accelerated use of embedded processors and subsystems to offload the host processor from commonly executed tasks. Processor extensions provide a means to extend a general-purpose processor with custom hardware accelerators to optimize the execution of dedicated applications for reduced energy consumption and area, and/or increased performance. This white paper describes how processor extensions can optimize power and performance of a processor when targeting sensor applications, demonstrated using Synopsys’ DesignWare® ARC® Processors and ARC Processor Extensions (APEX) technology.
Jeroen Geuzebroek, Senior R&D Engineer, Synopsys 

 

より豊かなマルチメディア体験をもたらすHDMI 2.0

HDMI 搭載機器の累計出荷台数はすでに世界中で30億台を超え、デジタル・ホーム/ モバイル・マルチメディア機器の事実上の標準インターフェイスとなっています。HDMI 2.0 はコンシューマに究極のホームシアター体験を提供するだけでなく、産業用途やオフィス、ゲームなど多くのアプリケーションでの採用を促す新しい機能が数多く追加されており、システムオンチップ(SoC)設計者はこれらの機能を十分に理解しておく必要があります。本稿では、HDMI 1.3や1.4の仕様との比較も含めて、HDMI 2.0仕様の特長についてご説明します。また、HDMI 2.0がどのようにして、帯域幅が10.2Gbpsから18Gbpsへと2倍近く拡大し、フレーム・レート60Hzの4Kビデオ・フォーマットをサポートするなど、デジタル・テレビでHDを超えた「Ultra HD」の映像体験を実現しているのかご説明します。また、CEC 2.0、21:9フレーム・フォーマット、デュアル表示機能、HDCP 2.2によるデジタル著作権管理機能などの最新機能についてもご説明します。最後に、このHDMI 2.0が新しいマーケットとアプリケーションにもたらすインパクトについても考察します。
Synopsys Inc. プロダクト・マーケティング・マネージャー  Manmeet Walia, 同 R&Dマネージャー Luis Laranjeira 

 

USB 3.1:発展と革新

先ごろ開催されたUSB-IFの開発者向けイベントで、新しいUSB 3.1の仕様が紹介されました。USB 3.1は、一見すると転送速度を10Gに引き上げただけの発展的な規格という印象がありますが、実際には発展的な変更点と革新的な変更点の両方が数多く盛り込まれています。本稿では、これらの変更点について詳しく見ていきます。USB 3.1は、2008年11月のUSB 3.0規格で定義された5Gbpsのシグナリング・レートに加え、新たに10Gbpsのシグナリング・レートを導入しています。
Synopsys Inc. USB IP テクニカル・マーケティング・マネージャー  Morten Christiansen, 同 USB IP プロダクト・マーケティング・マネージャー Eric Huang 

 

シノプシス DesignWare ARC EMファミリー:組込みアプリケーション向けの効率的なCPUコア

This paper describes Synopsys’ DesignWare® ARC® EM Processor Family, the company’s newest licensable CPU cores for embedded applications that benefit from 32-bit RISC performance with a tiny silicon footprint and minimal power consumption. According to vendor testing with EEMBC, SPEC, and other benchmarks, the newest ARC EM CPUs have excellent code density while delivering high performance using less power in a small silicon-area footprint. The Linley Group prepared this report after evaluating performance data and technical features for the recently upgraded EM4 and EM6 CPU cores.
J. Scott Gardner, Senior Analyst, The Linley Group; Tom R. Halfhill, Senior Analyst, The Linley Group

 

モバイル・アプリケーションの消費電力を削減するHS-Gear3対応MIPI M-PHY IP

This white paper discusses how a MIPI M-PHY using High-Speed Gear3 operation can provide power-efficient high-speed links for a variety of mobile chip-to-chip communication standards and protocols, such as JEDEC Universal Flash Storage (UFS), USB 3.0 SuperSpeed Inter-chip (SSIC), and PCI-SIG M-PCIe®, each of which are optimized for its particular purpose. The paper then explains how designers can solve signal integrity challenges in implementation, including channel loss, interconnect, and electromagnetic interference (EMI) issues.
Sérgio Silva, Project Director, MIPI M-PHY IP, Synopsys, Inc. ; Hezi Saar, Product Marketing Manager, MIPI IP, Synopsys, Inc.
 

CPU/GPU/DSPコアの最適化による性能向上と消費電力の削減

Each new process technology provides opportunities to optimize CPU, GPU and DSP processor core implementations to achieve better performance, power and area (PPA) results. This paper provides guidelines for establishing core design targets, selecting a design kit of standard cells and embedded memories and using implementation best practices to achieve PPA targets most efficiently.
Ken Brock, Product Marketing Manager, Synopsys, Inc.
 

DRAMの帯域幅を10倍に拡大する DDRコントローラのリード・リオーダ・バッファ

Each new process technology provides opportunities to optimize CPU, GPU and DSP processor core implementations to achieve better performance, power and area (PPA) results. This paper provides guidelines for establishing core design targets, selecting a design kit of standard cells and embedded memories and using implementation best practices to achieve PPA targets most efficiently.
Ken Brock, Product Marketing Manager, Synopsys, Inc.

 

28nm以降の微細化に対応したモバイル/マルチメディアSoC向けADCアーキテクチャ

This white paper compares the attributes of common ADC architectures, including the Successive Approximation Register (SAR)-based architecture, for use in medium- and high-speed 28-nm ADCs. It describes advantages of the SAR-based architecture that reduce power consumption and area usage for mobile and multimedia SoCs. Finally, it presents the DesignWare SAR-based ADC family for 28-nm and explains how it benefits from advanced process nodes through adherence to the area and power scaling paradigms of digital circuitry.
Carlos Azeredo-Leme, Analog Design, Senior Staff, Synopsys, Inc.; Pedro Figueiredo, Analog Design, Staff, Synopsys, Inc.; Manuel Mota, Technical Marketing Manager, Synopsys, Inc.

 

高信頼性のMTP NVM開発:設計からテストまで

In developing high-quality and reliable MTP NVM, NVM IP providers must account for design and architectural considerations as well as comprehensive silicon testing. To help system-on-chip (SoC) designers select the highest reliability NVM IP, this white paper will review the key considerations involved in the entire process from design to test, including: key reliability specifications; designing-in reliability; and demonstrating reliability through characterization, qualification, and reliability testing.
Martin Niset, Senior Engineering Manager, Synopsys, Inc.; Craig Zajac, Senior Product Marketing Manager, Synopsys, Inc.

 

FinFETベースのデザイン:可能性と課題

Although planar CMOS technology continues to scale to 20-nanometer (nm) and beyond, FinFET technology offers superior attributes and demonstrates better results in the areas of performance, leakage and dynamic power, intra-die variability, and retention voltage for SRAMs. Although FinFETs are emerging as the device technology of choice at these advanced nodes, they introduce new design challenges that require knowledge of and experience in designing with FinFETs to ensure design success.
Jamil Kawa, R&D Group Director, Synopsys, Inc.

 

SoCへ効率的に組み込めるオーディオ・サブシステム

Implementing advanced audio functionality in a system-on-chip (SoC) involves integrating a range of hardware and software components, including an audio processor, audio peripherals, software drivers, and audio processing software. In this white paper, we discuss the requirements for audio solutions for processing of high-definition (HD) multi-channel audio and detail the challenges involved in building such solutions.
Pieter van der Wolf, Synopsys Inc., Senior Staff

 

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