Synplify Pro

FPGA設計のための論理合成

Synplify Pro® FPGAは、高性能でコスト効率の高いFPGA設計を実現する業界標準の合成ソフトウェアです。Synplifyソフトウェアは、SystemVerilogおよびVHDL-2008を含む最新のVHDLおよびVerilog言語構造をサポートしています。Synplify Proは、1つのRTLと制約条件をソースとして、Altera、Achronix、Lattice、Microsemi、Xilinxなど数多くのベンタのFPGAアーキテクチャをターゲットに論理合成できます。また、統一された使いやすいインターフェイス、インクリメンタル・シンセシス、直観的なHDLコード解析を実行できます。

タイミング、エリア、パワーの結果を最適化しつつ、できる限り合成実行時間を短縮する必要がある、大規模な設計の設計者に最適です。Synplify® Premierソフトウェアは、Synplify Proの全機能の他に、最先端のFPGA設計のための包括的なツール群を提供します。詳細については、Synplify機能比較表を参照してください。

FPGAインプリメンテーションのための論理合成

Synplify Pro論理合成には以下が含まれます:

  • インクリメンタル・フロー(ブロックベース、ボトムアップなど)による再合成において、一環した合成結果
  • 自動コンパイルポイントを使用したインクリメンタル・フローにより、QoRを保持しつつ合成時間を短縮(最短1/4)
  • 最大4プロセッサをサポートすることによる実行時間の高速化
  • スクリプトおよびTCL/検索機能のサポートにより、フローを自動化、また合成、デバッグおよびレポートをカスタマイズ可能
  • Achronix、Altera、Lattice、Microsemi、Xilinx各社のFPGAデバイス向けに最適なタイミングとエリアで実装
  • 階層設計フローにより、複数の設計開発チームによる並列作業、地理的に離れたチームによる分散作業が可能
  • 包括的な言語サポート(Verilog、VHDL、SystemVerilog、VHDL-2008)、言語混在デザインのサポート
  • FSM CompilerおよびFSM Explorerによる、RTLからのFSMの自動抽出と最適化
  • グラフィカルなステートマシン・ビューアが、FSMのデバッグとドキュメント化のために自動的にバブル・ダイアグラムを作成
  • メモリーやDSPの自動推論とインプリメンテーションにより、最適なQoR(エリア、パワー、タイミング)を実現
  • インクリメンタルなスタティック・タイミング解析により、再合成することなく、例外的タイミング制約などを実行した結果も即座に結果に反映
  • HDL Analystグラフィカル解析/デバッグ・ツールにより、設計診断、問題の特定、ファンクションやパフォーマンス解析をインタラクティブに実行可能