Synplify Premier

FPGA設計およびFPGAベースのプロトタイプのインプリメンテーションを高速化

Synplify Premier®は、業界最先端のFPGA設計およびデバッグ環境です。Synplify合成ツールは、高速の実行時間、パフォーマンス、面積最適化によりコストとパワーの節減を実現するとともに、複数のFPGAベンダーをサポートし、インクリメンタル設計およびチーム協調設計を可能にする機能を提供して、FPGA設計開発を高速化します。Synplify Premierは、医療、自動車、産業オートメーション、通信、軍用および航空宇宙アプリケーションで使用されるような高信頼性設計の開発を自動化する機能を備えています。

最先端のFPGAとFPGAベース・プロトタイプのインプリメンテーションの高速化

Premierには、オンボードFPGAの機能エラーを簡単に特定できるIdentify Instrumentorが含まれています。このソリューションには、実装されたFPGAハードウェアに対しシミュレータのような視覚性を提供し、運用中のFPGAから、RTLコードに直接重ねて実際のシグナル値を表示することができます。これにより、ユーザーは、目標運用速度でインシステム・デバッグを実行できます。

Premierは、最適化後のRTL、サード・パーティ、および社内製や過去に開発されたIPを使用できるように設計されているため、幅広い設計検討に対応でき、また高速なインプリメンテーションが可能です。

Synplify Premierソリューション

FPGA設計フローは様々なソースからのIPを認識する必要があります

また、Synplifyには、FPGAベースのプロトタイプを作成するための DesignWare® IP、Identify RTL Debugger、VCS®高パフォーマンス機能検証、およびASICと互換性のある合成フローのサポートが統合されています。 

Synplify Premierの機能:

  • FPGAベースのプロトタイピング用にゲーテッド・クロックの変換を自動化
  • Identify RTL Debuggerを統合して機能エラーをすばやく特定
  • DO-254、ISO 26262およびIEC 61508を含む、高信頼性および安全上重要な設計のための自動化された設計
  • VCS Simulatorとの統合とDesignWare IPのダイレクトサポート
  • タイミングパフォーマンス、および面積/コスト削減に関する優れたQoR (結果品質)
  • 単一または複数のマシンに対応する分散合成処理
  • ライセンス当たり最大4プロセッサをサポートし、実行時間を3倍にまで高速化
  • 自動化されたメモリーおよびDSPの推論解析により、面積、パワーおよびタイミングのQoRを最適化
  • VHDL、Verilog、SystemVerilog、VHDL-2008の幅広い言語サポート、および混合言語の合成
  • HDL Analystおよび階層型のデバッグ・フローによる高度な設計デバッグおよび診断

各ツールで使用できる機能の比較の詳細については Synplify機能比較表を参照してください。