Static and Formal Verification 

次世代スタティック/フォーマル検証ソリューション 

VC FormalVC LP、およびSpyGlassを併せたソリューションは、手間のかかるセットアップ、テストベンチやスティミュラスの生成が不要なため、設計者と検証エンジニアは、設計フローの極めて早期の段階でRTLデザイン解析/チェックを実行できます。その結果、シミュレーション実行前に多くのバグを発見/修正でき、シミュレーションの速度と効率を向上させ、検証作業全体のコスト/期間/労力を削減します。シノプシスのSpyGlassとフォーマル検証ソリューションには、次世代のデータベースと検証エンジンが組み込まれているため、最も複雑で大規模なデザインの検証に必要となる検証容量と検証スピードを実現します。また、VC FormalとVC LPは、Design CompilerライクなTCLをサポートし、デザイン読み込みや使用環境も共通なため、短期間で容易に採用でき、卓越した使い易さとデバッグ能力をご提供します。

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SoC設計の早期解析テクノロジ

  • VC LP
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大規模、複雑、多電源のSoC、種々のメモリ、フルカスタム・ロジックとI/Oのための包括的なフォーマル等価検証

  • HECTOR
  • 次世代のブロックレベル・フォーマル・チェック・ソリューションmore

 
個別に開発されたモデル間の違いを高速に照合。またテストベンチ、アサーション、カバレッジを使わずに、一連の設計の微調整を網羅的に検証



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