DFTMAX Ultra 

最高のテスト品質とコストの最小化のためのデータ圧縮 

概要
DFTMAX Ultra は、革新的な合成ベースのテクノロジに基づいて、より高いテスト圧縮とテストスピードを小ピンで可能にし、非常に厳しいテスト品質およびテスト・コストの要求を満たします。DFTMAX UltraはシノプシスのGalaxy デザイン・プラットフォームに組み込まれており、TetraMAX ATPGとシームレスに連動して、設計目標とスケジュールを犠牲にすることなく、高い故障カバレッジと正確な故障診断を、高い予測性とともに実現します。

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主な利点
  • 製造テストのコストを大幅に削減
  • シリコン上の故障カバレッジが向上
  • テスト装置の性能を最大限に活用し、テスト時間とコストを更に削減
  • 少ピン・テストに必要なスキャンI/O数を最少化
  • テスト実行の簡素化と迅速化
主な特長
  • 2倍から3倍のテストコスト圧縮:
    • テストデータの展開/圧縮と同時ストリーミング用双方向性CODECの実現
    • 不定論理値(X)の対応が内蔵され、高い故障検出率、効率的な圧縮、正確な診断を実現
    • パイプライン化された処理で高速シフトを実現し、テスト時間とコストを1/4~1/6に削減
  • 1つのスキャン・チャネルのみのアーキテクチャで、少ピン・テストを実現
  • ゲート化されないCODECとスキャンクロックによりテスト用クロック制御が不要となり、実行が簡素化
  • TetraMAXとのシームレスな統合により、高い故障検出率を達成、かつパワーを考慮したテストを実現
  • DesignWare STAR Hierarchical Systemと連動してSoC(system-on-chip)の階層的テストをサポート
  • シノプシスのRTL合成ツールDesign Compilerに組み込まれ、タイミング、パワー、面積、フィジカル、テストの制約をコンカレントに最適化
  • シノプシスのGalaxyデザイン・プラットフォームに統合され、設計とテスト両方の目標を達しながら短納期を実現

コストを抑えDPPMを抑えるためのさらなる圧縮
SoCがゲート数と複雑度を増すにつれて、高い故障検出率を達成するにはより多くのテストデータが必要となり、テスト・コストを低く抑えるには、圧縮レベルを上げる必要があります。オンチップ・プロセス・バリエーションのために潜在的な故障の影響が増大し、それに関連する故障を見つけるための縮退故障テストや遷移遅延テストを補完する、更にカバレッジの高い故障テストの追加が必要となります。スラックベースの遷移遅延テスト、スタティック/ダイナミック・ブリッジテストなどを追加することにより、主流プロセス、最先端プロセスともに、チップ不良率(DPPM)を最低に抑えることができますが、テスト実行時間とデータ量は増すため、さらなるテスト稼働時間削減(TATR)とテストデータ量削減(TDVR)が必要になります。

DFTMAX Ultraは2倍から3倍のテスト圧縮を実現し、大規模SoCのや高い故障検出率を要するテストの厳しいTATR/TDVRの要求に対応します。テストデータの同時ストリーミングと展開/圧縮を可能にする双方向性CODECを使って圧縮を行い、これにより一般的なシリアル・パラレル転送(SERDES)実行時に発生するスキャン・シフト間のパイプライン化による失速をなくします。このアーキテクチャはまた、TetraMAXに最大の柔軟性を与えて、ターゲット故障と不定論理値(X)の管理を可能にします。また不定論理値(X)の対応が組み込まれており、テスト・カバレッジを改善し、圧縮の効率性を上げ、正確な故障診断を容易にします。図1は、いくつかのお客様の設計でTATR/TDVRの改善した例を示しています。

DFTMAX Ultra

図1: DFTMAX Ultraにより、一般的な小ピン・アーキテクチャと比べてTATR/TDVRが2~3倍向上。
どの設計もシングル・スキャン・チャネルを使って圧縮。

スキャン動作の高速化によりテスト時間とコストを更に削減
テスターのクロック周波数を上げて内部スキャン・チェーンのシフト速度を上げることで、テスト・データをデザインにより速く入出力することができ、TATRレベルを更に向上することができます。DFTMAX Ultra CODECへの全てのデータの入出力(I/O処理)をパイプライン化することで、高速シフトを実現しています。そのため、テスト装置の性能を最大限に活用でき、テスト実行時間とコストを1/4から1/6削減することが可能になります。図2は、図1の設計でテスターのクロック周波数が10MHzから60MHzへ増えた場合のTATRの改善全体を示しています。

DFTMAX Ultra

図2: 図1の設計で、テスターのクロック周波数を10 MHzから60 MHzに上げた場合のTATRの総合的な向上。
DFTMAX Ultraは、テスト・データの高速シフトを可能にし、テスト期間とコストを削減します。

高いデータ圧縮で小ピン・テストに対応
ピン数を制限した圧縮の需要が高まりつつある要因は、パッケージ・コストと更なる小型化の重視、コア1つあたりのテスト用ピン数を低減できるマルチコアSoC設計の重視、テスト実行時間とコストの削減を実現するテクニックとしてマルチサイト・テストが行われる環境などです。DFTMAX Ultraのアーキテクチャは、より少ないスキャン・チャネル数で高い圧縮率を実現するよう設計され、1スキャン・チャネルでの構成も可能です。

導入が容易で使いやすい
DFTMAX Ultraにより、データ圧縮と予測性の高い結果の実現がはるかに容易になります。 このツールに必要な基本パラメータは、スキャン・チェーン数とスキャン・チャネル数の2つだけです。 次に、適切な統合手法(トップダウン、ボトムアップ、ハイブリッドのいずれか)と、故障カバレッジと圧縮率を最大限に上げるために必要なアーキテクチャのオプションを選択します。 CODECはスキャン・チェーンと同じクロックを使用するので、テストでは専用クロック・コントローラとグルー・ロジックが不要になります。そのため、DFTインプリメンテーションがさらに容易になり、設計スケジュールへの影響が最小限に抑えられます。

高いテスト品質と開発期間の短縮を実現するツール間のリンク
DFTMAX Ultraは、TetraMAX ATPGやTetraMAX DSMTestとシームレスに統合し、予測性を保ちながら高度な圧縮と高い故障カバレッジ、パワーを考慮したテストを、標準に準拠しながら実現します。 DFTMAX UltraとTetraMAXは、シノプシスの合成ベースのテスト・ソリューションの一部です。このソリューションには、IEEEテスト標準規格のSoCの階層テストを行うDesignWare STAR Hierarchical System、組込みメモリおよび外付けメモリのテスト、リペア、診断を行うDesignWare STAR Memory System、セルフテストを用いた高速インターフェイスのためのDesignWare IP、設計とリンクした歩留まり解析システムYield Explorer、CADナビゲーション・ツールのCamelot™も含まれます。

シノプシスのテスト・ソリューションは、Design CompilerのRTL合成に組込みのテスト・テクノロジを統合し、テストに起因するタイミング、パワー、面積、配線混雑とともに、機能ロジックを最適化します。設計イタレーションを皆無、もしくは最小限に抑えられるため、結果達成までの期間を短縮できます。 このソリューションは、テスト製品間およびシノプシスのGalaxyデザイン・プラットフォーム全体で連動することで、設計とテスト両方の目標に合わせて開発期間を短縮でき、高い故障カバレッジと迅速な歩留り向上を実現します。



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