アーキテクチャ設計モデル 

Platform Architectでのパフォーマンス/消費電力解析用インストール済みモデル 
特長
  • トラフィック・ジェネレータ
  • インターコネクト・モデル
  • メモリー・サブシステム・モデル
  • プロセッサ・モデル

Platform Architectは、市販のインストルメンテーション済みSystemC TLM IPモデルを幅広くサポートしており、これらのモデルを使用してアーキテクチャ の検討とバリデーションを行えます。シノプシスのアーキテクチャ設計モデルを利用することで、アーキテクトやシステム設計者はシノプシスPlatform Architect上でマルチコアSoCアーキテクチャの設計と解析、パフォーマンスや消費電力ならびにコストの最適化を効率よく行えるようになります。

このライブラリには、汎用トラフィック・ジェネレータ、AMBA/OCP-IPベースのインターコネクト、メモリー・サブシステム、組込みプロセッサなど一般的に必要となるアーキテクチャ・コンポーネントの SystemC TLMモデルが用意されています。

トラフィック・ジェネレータ
  • トレース・ドリブン・トラフィック・ジェネレータ用のGFRBM(Generic File Reader Bus Master)
  • アプリケーション・タスク・マッピング(ATM)とタスク・ドリブン・トラフィック・ジェネレータ用の汎用VPU(Virtual Processing Unit)
インターコネクト・モデル
  • ARM AMBA® 2 AHB™/APB™、AMBA 3 AXI™、AMBA 4 AXI™、CoreLink™ Network Interconnect(NIC-301)に対応したサイクル精度SystemC TLMバス・ライブラリ、ならびにAMBA対応DesignWare IPソリューション
  • 業界標準OCP-IP、IEEE 1666-2011 SystemC TLM-2.0に対応した汎用のAT(Approximately-Timed)SystemC TLMバス・ライブラリ。Arteris® FlexNoC™インターコネクト対応のArteris社のAT(Approximately-Timed)SystemC TLMバス・ライブラリ(AMBA® AXI™、AHB™、AHB-Lite、APB™、PIFの各プロトコルにオンチップ接続)
メモリー・サブシステム・モデル
  • ARM AXI、IEEE 1666-2011 SystemC TLM-2.0インターフェイスに対応した汎用のAT(Approximately-Timed)SystemC TLMメモリー・サブシステム・モデル。シノプシスのDesignWare Enhanced Universal DDR Memory Controller (uMCTL2)モデルも提供。
  • シノプシスもしくはサードパーティー製、あるいはお客様ご自身のRTLメモリーコントローラーIPを用いたHDLコ・シミュレーションによるPlatform Architect向けサイクル精度メモリー・サブシステム・モデル。シノプシスのDesignWare Enhanced Universal DDR Memory Controller (uMCTL2)モデルも提供。
プロセッサ・モデル
  • TensilicaとMIPSのプロセッサ・ファミリに対応した、あるいはお客様ご自身のARMプロセッサ・ファミリのRTL HDLコ・シミュレーションを通じたサイクル精度SystemC TLMプロセッサ・サポート・パッケージ(PSP)

ARM、Tensilica、MIPSなど主要なIPプロバイダと共同で開発したこれらのコンフィギュレーション可能なモデルは、アーキテクチャ解析用に完全にインストール済みの状態で提供されます。シノプシスのアーキテクチャ設計ソリューションと互換性のあるその他のモデルについては、DesignWare TLMライブラリバーチャル・プロトタイピング・モデルのペ ージをご参照ください。