DC Explorer

DC Explorer

早期 RTL 探索加快设计进度

DC Explorer 可实现早期的 RTL 探索,为 RTL 综合创造一个更好的起点并加速设计的实现。DC Explorer 可容许不完整的设计数据、与DC Ultra(拓扑)相比,它拥有 5 到 10 倍的运行速度优势,并与其在时序和面积方面有着仅相差10%的一致性,因此能够对实现结果提供早期可见性。设计者可以通过 DC Explorer 在设计周期初期,针对各种设计配置有效执行假设分析,从而加快高质量 RTL 和约束的开发速度,并推动更快速、更具收敛性的设计流程。还可以生成可用于在 IC Compiler 中着手物理探索的早期网表。通过非常简易的按键操作从 RTL 探索环境内访问 IC Compiler 设计规划,设计者可以借助 DC Explorer 在设计周期初期,轻松创建并修改布局规划。 

早期探索,加快综合及布局布线

DC Explorer 可加速高质量 RTL 和约束的开发,从而造就更快、更具收敛性的设计流程 

优势

  • 早期 RTL 探索为 RTL 综合创造一个更好的起点
  • 可容许不完整的设计数据,以便更快开发高质量 RTL 和约束
  • 综合前后布线拥塞分析和报告提供早期 RTL 反馈
  • 采用直方图显示 RTL 分析的逻辑层级和潜在的时序改善
  • 在 RTL、原理图、时序报告、拥塞和物理视图之间执行交叉探查,实现快速调试
  • 比 RTL 综合快上 5 到 10 倍的运行时间,便于进行有效的假设分析
  • 与 DC Ultra(拓扑)差别仅为 10% 的时序和面积的一致性,可对实现结果提供早期可见性
  • 选择性地读入物理约束,以与 DC Ultra(拓扑)建立更紧密的联系
  • 简易的按键操作访问 IC Compiler 设计规划,以成就更快的布局规划开发和探索
  • 与 DC Ultra 脚本兼容,以轻松部署到现有流程
  • 支持 UPF,实现早期功耗意图开发
  • 多核计算平台支持让运行时间在拥有 4 核时又快上 2 倍