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本课程将基于Fusion Compiler这个工具来向您详细介绍RM 2.0 flow是如何实现out-of-the-box的功能, 更加贴近设计需求灵活的帮助物理实现工程师解决新工艺,新设计,新功能的各方面的挑战。
前沿创新科技RTL Architect以Shift-Left设计理念为驱动,多维助力RTL设计收敛系统,能显著缩短芯片设计周期、降低物理实现风险。
与传统LVS相比,LVS Explorer将整个LVS debug过程分为多个阶段,不同阶段选择特定数据进行分析与检查。
了解新思科技TCAD解决方案如何协助客户使用其成本加速半导体技术研发时间和最佳化,以因应先进半导体设计面临严峻挑战,且掌握产业新契机。
随着AI和5G等技术兴起,ASIC设计规模增长越来越快,以往通过不断裁剪设计以适应FPGA平台的方式已经很难满足当今项目的软件开发和系统验证需求。
本课程将介绍新思科技VC LP的工具概况以及三种加速低功耗设计验证新技术,助您领跑业界的低功耗静态验证。
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我们匠心准备了一场前所未有的芯际探索之旅,集结最新硬核技术发布,AI、智能汽车、5G及云技术等领域的前沿分享与生态展示,还特邀多位业界大咖进行圆桌探讨,与大家齐聚一堂,零距离沟通……
随着技术和工艺的发展, SoC中加入越来越多的功能,为了优化软件团队的研发时间及效率,虚拟原型技术作为当今业界全面性解决方案,应运而生。
本次研讨会强调了NXP 与新思科技之间的协同开发,涵盖虚拟原型以及与ZeBu硬件加速器的混合仿真,以加快RTL IP驱动软件验证。
第一届新思科技VC Formal SIG亚太线上专场,旨在鼓励形式验证领域的最新创新,促进工程师的互相交流技术要点以及面临的验证挑战。
本课程涉及两种做ECO的方法,第一种是Formality全新的ECO方案——Formality ECO实现的Automatic ECO;第二种是工程师通过交互界面编辑获得ECO脚本的解决方案。