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精彩线上互动，技术致新，聚力至远。
新思科技“创芯说”2.0 —— 即刻报名参与问卷调查
芯片设计
Apr 2021
“创芯说2.0”一触即发，在此召集全宇宙IC开发者“再来一局”，释放被代码束缚的力量，为开发者调研画上属于你的记号。
研讨会：使用UFS和SD/eMMC IP优化闪存的带宽和功耗之间的均衡
物联网
Apr 2021
参加此次网络研讨会您将了解关于智能手机，移动设备和汽车应用的移动存储市场趋势以及全新的的UFS和SD / eMMC技术。
跨异步时钟域验证必备利器VC SpyGlass CDC
芯片验证
Mar 2021
我们将讨论VC SpyGlass CDC从设置简单、易扩展高性能、低误报、高质量SignOff、易于调试等方面为业界提供了一个易于使用且全面的CDC验证指南，用于解决RTL和门级网表中CDC验证的挑战。
使用ASIP Designer的特定域处理器设计
半导体IP
Mar 2021
以RISC-V ISA作为起点，来设计您自己的、应用于特定领域的专用处理器。
《芯课程》助你快速简捷准确的开始物理实现——高效的RM 2.0 Flow
芯片设计
Jan 2021
本课程将基于Fusion Compiler这个工具来向您详细介绍RM 2.0 flow是如何实现out-of-the-box的功能, 更加贴近设计需求灵活的帮助物理实现工程师解决新工艺，新设计，新功能的各方面的挑战。
《芯课程》如何用Verdi高效调试CPU和VIP
芯片验证
Jan 2021
Verdi Protocol-aware Debug提供了一系列调试VIP的图形工具。通过使用Transaction and Protocol Analayer，我们可以方便地查看VIP的transaction的信息，通过Performance Analyzer，我们可以方便的测量VIP的各种metrics。
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新思科技TCAD线上研讨会
硅工程
Dec 2020
了解新思科技TCAD解决方案如何协助客户使用其成本加速半导体技术研发时间和优化，以因应先进半导体设计面临严峻挑战，且掌握产业新契机
IC Validator LVS Explorer——加速全芯片LVS收敛的利器
芯片设计
Dec 2020
新思科技对物理验证工具IC Validator进行了重大升级，推出了旨在帮助用户加快顶层LVS验证的全新Feature—ICV LVS Explorer。
《芯课程》独家黑科技RTL Architect
数字设计
Dec 2020
日益复杂的芯片设计正将实现工具推至极限，Synopsys的前沿创新科技RTL Architect以Shift-Left设计理念为驱动，为多维助力RTL设计收敛系统，能显著缩短芯片设计周期、降低物理实现风险。
大规模ASIC设计实现多FPGA原型验证的难与易
芯片验证
Oct 2020
以往通过不断裁剪设计以适应FPGA平台的方式已经很难满足当今项目的软件开发和系统验证需求。
2020新思科技开发者大会
芯片设计
Sep 2020
我们匠心准备了一场前所未有的芯际探索之旅，集结最新硬核技术发布，AI、智能汽车、5G及云技术等领域的前沿分享与生态展示，还特邀多位业界大咖进行圆桌探讨，与大家齐聚一堂，零距离沟通……