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引领半导体创新的下一场革命
作为值得信赖的合作伙伴，新思科技正在通过全面且可扩展的解决方案推动行业向Multi-Die设计转型，实现快速的异构集成。该解决方案包括 EDA 和 IP 产品，能够支持：早期架构探索，快速软件开发与系统验证，高效的Multi-Die/先进封装协同设计与多物理分析优化，稳健的芯片间和封装间连接和改进的制造与可靠性。
关键优势
早期架构探索
为了实现针对目标工作负载的最佳系统性能，设计人员必须高效地探索合适的分区和系统级互连结构。有效复用 IP 以满足产品上市时间要求，并确保可测试性，是一些需要快速且基于早期分析探索的挑战。通过早期架构探索和分析，系统设计人员可以优化分区以获得最佳性能，最小化互连流量，并进行高效的功耗和热规划。
软件开发、验证与确认
软件团队可以通过访问经过验证的虚拟芯片模型，快速开发、集成和测试软件。在虚拟平台中组装虚拟模型，可以实现早期的Multi-Die软件启动、调试和分析。随着芯片逐步可用，它们可以在具备大容量和模块化特性的硬件辅助验证平台上运行，以高效处理Multi-Die设计的复杂性，并满足所需的交付周期。
软件可以在统一的混合仿真和原型环境中，与硬件同步运行大量软件和 AI 工作负载，并评估目标应用的功耗和性能指标。
设计实现
为了实现无缝的 2.5D 和 3D 异构集成，设计人员需要一个具备多物理分析能力的统一Multi-Die/先进封装协同设计平台。该平台支持可行性探索、分区、原型设计和布局规划，并实现 3D 构建和先进封装的自动化，包括针对高速接口的基于分析的布线。设计人员可以优化功耗和信号完整性、热和机械应力，并完成签核验证。
芯片IP
在单个 2.5D 或 3D Multi-Die设计中，芯片间连接 IP 可实现高带宽、低功耗且稳健的异构和同构芯片之间的连接。支持 3D 的接口 IP 能帮助降低芯片间连接的功耗和延迟，并支持 3D 堆叠设计中的多种芯片拓扑结构。
高质量、完整的控制器、PHY 和验证 IP 解决方案经过硅验证，已实现与生态系统产品的互操作，并符合最广泛使用的标准，可最大限度降低集成风险并加速产品上市。
集成在可配置、预验证的 IP 子系统中的 IP 可提供完整、复杂的功能，随时可集成到 SoC 或 Chiplet 中。
制造与可靠性
设计人员可以通过在Multi-Die生命周期的每个阶段进行测试、诊断、修复并改进运行指标，帮助提升长期健康和可靠性。此外，访问跨芯片的可追溯性和分析数据，用于设计阶段、量产爬坡、生产以及现场优化，可以帮助设计人员改善成本、质量和可靠性。确保在封装组装过程中对高质量、高性能的芯片进行正确分档至关重要。
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常见问题
Multi-Die技术将多个异构芯片（或 Chiplet）集成到一个封装中。每个芯片通常执行特定功能，它们通过诸如 通用 Chiplet 互连标准（UCIe） 等标准互联，形成一个整体系统。与传统单片芯片设计相比，Multi-Die技术具有灵活性、可扩展性和成本效益。
在传统单片芯片设计中，所有组件都制造在一块半导体材料上。相比之下，Multi-Die技术将多个异构芯片（可在不同晶圆厂工艺上制造）组装到一个封装中。这种方式允许更高的定制化、技术混合搭配，并改善良率管理。
Multi-Die技术加速系统功能扩展，通过复用已验证的芯片降低风险和上市时间，降低系统功耗同时提升吞吐量，并提供新的产品变体以实现灵活的产品组合管理。
新思科技提供全面且可扩展的解决方案，实现快速异构集成。该解决方案包括 EDA 工具和 IP，支持早期架构探索、快速软件开发与系统验证、高效的芯片/封装协同设计、稳健且安全的芯片间连接，以及改进的制造和可靠性。
新思科技提供一系列产品，帮助 SoC 和系统架构师及设计人员克服Multi-Die设计中的挑战，涵盖架构探索、芯片/封装协同设计、多物理分析、软件开发与验证、验证、芯片间 IP、测试与修复、系统签核以及硅生命周期管理。
是的，新思科技Multi-Die解决方案支持与常见设计格式、接口和标准的互操作性，其中包括 3Dblox 和 UCIe。
新思科技提供全面的技术支持、培训计划、文档和社区论坛，帮助用户采用并掌握Multi-Die设计方法。这包括访问专家应用工程师、在线资源以及用户论坛，用于分享最佳实践和解决常见问题。